JPH04320974A - パルス幅計測装置 - Google Patents
パルス幅計測装置Info
- Publication number
- JPH04320974A JPH04320974A JP9012391A JP9012391A JPH04320974A JP H04320974 A JPH04320974 A JP H04320974A JP 9012391 A JP9012391 A JP 9012391A JP 9012391 A JP9012391 A JP 9012391A JP H04320974 A JPH04320974 A JP H04320974A
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- JP
- Japan
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- input signal
- reference voltage
- pulse width
- signal
- input
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- Pending
Links
- 238000005259 measurement Methods 0.000 title description 4
- 230000003111 delayed effect Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 8
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000009532 heart rate measurement Methods 0.000 description 1
Landscapes
- Measurement Of Current Or Voltage (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルス幅計測装置に関し
、特に入力パルス信号のパルス幅を計測するパルス幅計
測装置に関する。
、特に入力パルス信号のパルス幅を計測するパルス幅計
測装置に関する。
【０００２】
【従来の技術】従来のパルス幅計測装置について図面を
参照して説明する。
参照して説明する。
【０００３】従来のパルス幅計測装置は、図３（ａ）に
示すように、入力信号と基準電圧の大きさを比較する比
較器４と、基準電圧を発生する基準電圧発生器９と、入
力信号が基準電圧を超える時間に含まれるクロックパル
ス数を計測する計数器６と、クロックパルスを発生する
クロックパルス発生器５とを有して成る。
示すように、入力信号と基準電圧の大きさを比較する比
較器４と、基準電圧を発生する基準電圧発生器９と、入
力信号が基準電圧を超える時間に含まれるクロックパル
ス数を計測する計数器６と、クロックパルスを発生する
クロックパルス発生器５とを有して成る。
【０００４】次に動作について説明する。
【０００５】図３（ｂ）に示す如く、入力信号を基準電
圧と比較し、入力信号が基準電圧を超えた時間だけゲー
ト信号が比較器４から出力され、計数器６ではゲート信
号の時間内に含まれるクロックパルスをカウントし、こ
れにより入力信号のパルス幅を計測している。
圧と比較し、入力信号が基準電圧を超えた時間だけゲー
ト信号が比較器４から出力され、計数器６ではゲート信
号の時間内に含まれるクロックパルスをカウントし、こ
れにより入力信号のパルス幅を計測している。
【０００６】
【発明が解決しようとする課題】上述した従来のパルス
幅計測装置では、入力信号の大きさにかかわらず、あら
かじめ設定する一定の基準電圧を超える時間計測によっ
てパルス幅を求めているため、同一のパルス幅でも大き
さの異なる入力信号を計測すると、大きい入力信号に対
しては真のパルス幅より長く、小さい入力信号に対して
は短かく計測してしまうことが避けられないという欠点
がある。
幅計測装置では、入力信号の大きさにかかわらず、あら
かじめ設定する一定の基準電圧を超える時間計測によっ
てパルス幅を求めているため、同一のパルス幅でも大き
さの異なる入力信号を計測すると、大きい入力信号に対
しては真のパルス幅より長く、小さい入力信号に対して
は短かく計測してしまうことが避けられないという欠点
がある。
【０００７】本発明の目的は、上述した欠点を解決する
ためになされたもので、任意の大きさの入力信号のパル
ス幅を正確に計測することができるパルス幅計測装置を
提供することにある。
ためになされたもので、任意の大きさの入力信号のパル
ス幅を正確に計測することができるパルス幅計測装置を
提供することにある。
【０００８】
【課題を解決するための手段】本発明のパルス幅計測装
置は、入力信号の最大振幅値を所定の一定の分圧比で分
圧して入力信号レベルに対応した基準電圧となし、入力
信号を前記基準電圧の形成に必要な時間を確保して遅延
せしめた入力遅延信号と前記基準電圧とを比較して得ら
れるゲート信号によって計数するクロックパルス数にも
とづいて入力信号のパルス幅を計測する構成を有する。
置は、入力信号の最大振幅値を所定の一定の分圧比で分
圧して入力信号レベルに対応した基準電圧となし、入力
信号を前記基準電圧の形成に必要な時間を確保して遅延
せしめた入力遅延信号と前記基準電圧とを比較して得ら
れるゲート信号によって計数するクロックパルス数にも
とづいて入力信号のパルス幅を計測する構成を有する。
【０００９】また、本発明のパルス幅計測装置は、入力
信号をディジタル化したのちその最大振幅値を所定の一
定の比に除算して入力信号レベルに対応した基準電圧と
なし、入力信号を前記基準電圧の形成に必要な時間を確
保して遅延せしめた入力遅延信号と前記基準電圧とを比
較して得られるゲート信号によって計数するクロックパ
ルス数にもとづいて入力信号のパルス幅を計測する構成
を有する。
信号をディジタル化したのちその最大振幅値を所定の一
定の比に除算して入力信号レベルに対応した基準電圧と
なし、入力信号を前記基準電圧の形成に必要な時間を確
保して遅延せしめた入力遅延信号と前記基準電圧とを比
較して得られるゲート信号によって計数するクロックパ
ルス数にもとづいて入力信号のパルス幅を計測する構成
を有する。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は、本発明の第一の実施例の構成を示
すブロック図である。図１に示す実施例は、入力信号の
最大振幅を保持するピークホールド回路１と、ピークホ
ールドされた入力信号を一定の分圧比で分圧して基準電
圧を生成する分圧器２と、入力信号を基準電圧生成に必
要な時間を確保するように遅延する遅延器３と、遅延器
３の出力を基準電圧と比較してゲート信号を発生する比
較器４と、クロックパルスを発生するクロックパルス発
生器５と、ゲート信号の発生期間クロックパルスを計数
して入力信号のパルス幅を計測する計数器６とを備えて
成る。
すブロック図である。図１に示す実施例は、入力信号の
最大振幅を保持するピークホールド回路１と、ピークホ
ールドされた入力信号を一定の分圧比で分圧して基準電
圧を生成する分圧器２と、入力信号を基準電圧生成に必
要な時間を確保するように遅延する遅延器３と、遅延器
３の出力を基準電圧と比較してゲート信号を発生する比
較器４と、クロックパルスを発生するクロックパルス発
生器５と、ゲート信号の発生期間クロックパルスを計数
して入力信号のパルス幅を計測する計数器６とを備えて
成る。
【００１２】次に、本実施例の動作について説明する。
【００１３】ピークホールド回路１は、入力信号の最大
振幅値を保持し出力する。分圧器２は、ピークホールド
回路１が出力した入力信号の最大値の電圧を一定の比に
分圧して基準電圧として出力する。遅延器３は、入力信
号を基準電圧発生に必要な時間を確保するように遅延し
て出力する。比較器４は、分圧器２が出力した基準電圧
と遅延器３が出力した入力遅延信号の電圧の大きさを比
較し、基準電圧よりも入力遅延信号が大きい場合に比較
出力をゲート信号として出力する。クロックパルス発生
器５は、一定周期のクロックパルスを出力する。計数器
６は、比較器４からゲート信号が出力されている時間に
含まれるクロックパルス発生器５の出力クロックパルス
を計数し出力する。
振幅値を保持し出力する。分圧器２は、ピークホールド
回路１が出力した入力信号の最大値の電圧を一定の比に
分圧して基準電圧として出力する。遅延器３は、入力信
号を基準電圧発生に必要な時間を確保するように遅延し
て出力する。比較器４は、分圧器２が出力した基準電圧
と遅延器３が出力した入力遅延信号の電圧の大きさを比
較し、基準電圧よりも入力遅延信号が大きい場合に比較
出力をゲート信号として出力する。クロックパルス発生
器５は、一定周期のクロックパルスを出力する。計数器
６は、比較器４からゲート信号が出力されている時間に
含まれるクロックパルス発生器５の出力クロックパルス
を計数し出力する。
【００１４】図１（ｂ）は、図１（ａ）の各部主要波形
図である。図１（ｂ）に示す如く、第一の実施例ではピ
ークホールドされた入力電圧を一定の分圧比で分圧して
クロックパルスを計数するゲート信号を生成しており、
一定の分圧比は、運用目的や実績にもとづいて、あらか
じめ任意に設定される。
図である。図１（ｂ）に示す如く、第一の実施例ではピ
ークホールドされた入力電圧を一定の分圧比で分圧して
クロックパルスを計数するゲート信号を生成しており、
一定の分圧比は、運用目的や実績にもとづいて、あらか
じめ任意に設定される。
【００１５】図２は、本発明の第二の実施例の構成を示
すブロック図である。図２に示す第二の実施例は、図１
（ａ）の第一の実施例のピークホールド回路１および遅
延器３の前にＡ／Ｄコンバータ７を付加し、分圧器２を
除算器８に置換えて構成される。
すブロック図である。図２に示す第二の実施例は、図１
（ａ）の第一の実施例のピークホールド回路１および遅
延器３の前にＡ／Ｄコンバータ７を付加し、分圧器２を
除算器８に置換えて構成される。
【００１６】入力信号はＡ／Ｄコンバータ７でディジタ
ル信号に変換された後、ピークホールド回路１でピーク
ホールドされ、除算器８で一定の比に除算されて基準電
圧となる。次に、比較器４で基準電圧と遅延器３から出
力された入力遅延信号とを比較し、入力遅延信号が大き
い場合にゲート信号を出力する。計数器６で、ゲート信
号が出力されている時間のみクロックパルス発生器５が
出力したクロックパルスを計数し、そのクロックパルス
の数からパルス幅が計測される。
ル信号に変換された後、ピークホールド回路１でピーク
ホールドされ、除算器８で一定の比に除算されて基準電
圧となる。次に、比較器４で基準電圧と遅延器３から出
力された入力遅延信号とを比較し、入力遅延信号が大き
い場合にゲート信号を出力する。計数器６で、ゲート信
号が出力されている時間のみクロックパルス発生器５が
出力したクロックパルスを計数し、そのクロックパルス
の数からパルス幅が計測される。
【００１７】このようにして、パルス幅計測のための基
準電圧を入力信号のレベルに対応させたものとしてパル
ス幅を計測することにより、正確なパルス幅計測が可能
となる。
準電圧を入力信号のレベルに対応させたものとしてパル
ス幅を計測することにより、正確なパルス幅計測が可能
となる。
【００１８】
【発明の効果】以上説明したように本発明は、パルス計
測のための基準電圧を入力信号のレベルに対応させて生
成することにより、任意の電圧の入力信号に対して正確
なパルス幅測定結果を得ることができ、入力電圧の大小
による誤差を著しく抑圧することができるという効果を
有する。
測のための基準電圧を入力信号のレベルに対応させて生
成することにより、任意の電圧の入力信号に対して正確
なパルス幅測定結果を得ることができ、入力電圧の大小
による誤差を著しく抑圧することができるという効果を
有する。
【図１】本発明の第一の実施例の構成を示すブロック図
（ａ）および主要波形図（ｂ）である。
（ａ）および主要波形図（ｂ）である。
【図２】本発明の第二の実施例の構成を示すブロック図
である。
である。
【図３】従来のパルス幅計測装置の構成を示すブロック
図（ａ）および主要波形図（ｂ）である。
図（ａ）および主要波形図（ｂ）である。
１ ピークホールド回路
２ 分圧器
３ 遅延器
４ 比較器
５ クロックパルス発生器
６ 計数器
７ Ａ／Ｄコンバータ
８ 除算器
９ 基準電圧発振器
Claims (2)
- 【請求項１】 入力信号の最大振幅値を所定の一定の
分圧比で分圧して入力信号レベルに対応した基準電圧と
なし、入力信号を前記基準電圧の形成に必要な時間を確
保して遅延せしめた入力遅延信号と前記基準電圧とを比
較して得られるゲート信号によって計数するクロックパ
ルス数にもとづいて入力信号のパルス幅を計測すること
を特徴とするパルス幅計測装置。 - 【請求項２】 入力信号をディジタル化したのちその
最大振幅値を所定の一定の比に除算して入力信号レベル
に対応した基準電圧となし、入力信号を前記基準電圧の
形成に必要な時間を確保して遅延せしめた入力遅延信号
と前記基準電圧とを比較して得られるゲート信号によっ
て計数するクロックパルス数にもとづいて入力信号のパ
ルス幅を計測することを特徴とするパルス幅計測装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012391A JPH04320974A (ja) | 1991-04-22 | 1991-04-22 | パルス幅計測装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9012391A JPH04320974A (ja) | 1991-04-22 | 1991-04-22 | パルス幅計測装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04320974A true JPH04320974A (ja) | 1992-11-11 |
Family
ID=13989736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9012391A Pending JPH04320974A (ja) | 1991-04-22 | 1991-04-22 | パルス幅計測装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04320974A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0158132B2 (ja) * | 1982-09-30 | 1989-12-08 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPH02259475A (ja) * | 1989-03-31 | 1990-10-22 | Yokogawa Electric Corp | 半値幅測定回路 |
-
1991
- 1991-04-22 JP JP9012391A patent/JPH04320974A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0158132B2 (ja) * | 1982-09-30 | 1989-12-08 | Intaanashonaru Bijinesu Mashiinzu Corp | |
| JPH02259475A (ja) * | 1989-03-31 | 1990-10-22 | Yokogawa Electric Corp | 半値幅測定回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970924 |