JPH0432100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0432100A JPH0432100A JP2139127A JP13912790A JPH0432100A JP H0432100 A JPH0432100 A JP H0432100A JP 2139127 A JP2139127 A JP 2139127A JP 13912790 A JP13912790 A JP 13912790A JP H0432100 A JPH0432100 A JP H0432100A
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- memory cell
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は半導体記憶装置に関し、特に動作テストを高
速に行うことができる半導体記憶装置に関する。
速に行うことができる半導体記憶装置に関する。
近年の半導体記憶装置の進歩は著しいものがあり、ＲＡ
Ｍ（ランダム・アクセス・メモリ）、ＲＯＭ（リード・
オンリ・メモリ）その他のメモリとも、３年に４倍づつ
集積度を着実に増してきている。 それにつれて、デバイスの動作テストに要する時間も増
大しており、製造側の出荷検査やユーザー側の受は入れ
検査を効率的に行うため、より高速なテストモードの確
立が求められている。 従来、このような状況の下、動作テストを高速に行うた
めに、たとえばＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）では、複数のビット線を並列にテスト
するいわゆる並列テストモードが採用されている。この
並列テストモードは、複数のビットに同時に同一のデー
タを書き込み、上記各メモリセルに書き込まれたデータ
を表わす信号を上記各一対のビット線ごとに設けられた
複数のセンス増幅器によって上記各一対のビット線上で
増幅し、増幅した信号を出力して並行に各データを読み
出す。そしてそのデータを比較して１つでも違うデータ
があると不良であると判定するようになっている。
Ｍ（ランダム・アクセス・メモリ）、ＲＯＭ（リード・
オンリ・メモリ）その他のメモリとも、３年に４倍づつ
集積度を着実に増してきている。 それにつれて、デバイスの動作テストに要する時間も増
大しており、製造側の出荷検査やユーザー側の受は入れ
検査を効率的に行うため、より高速なテストモードの確
立が求められている。 従来、このような状況の下、動作テストを高速に行うた
めに、たとえばＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）では、複数のビット線を並列にテスト
するいわゆる並列テストモードが採用されている。この
並列テストモードは、複数のビットに同時に同一のデー
タを書き込み、上記各メモリセルに書き込まれたデータ
を表わす信号を上記各一対のビット線ごとに設けられた
複数のセンス増幅器によって上記各一対のビット線上で
増幅し、増幅した信号を出力して並行に各データを読み
出す。そしてそのデータを比較して１つでも違うデータ
があると不良であると判定するようになっている。
しかしながら、従来の並列テストモードは、およそＩＭ
ｘ Ｉ ＤＲＡＭのテスト時間を越えないようにしてい
るのが実状である。 そこで、この発明の目的は、１行分（実用的にはおよそ
１０２４ビツトもしくは２０４８ピツト）を並列にテス
トでき、したがって動作テストを高速に行うことができ
、しかも、仮に不良ビット線があったとしても、悪影響
を受けることなく読み出し動作や判定動作を行うことが
できる半導体記憶装置を提供することにある。
ｘ Ｉ ＤＲＡＭのテスト時間を越えないようにしてい
るのが実状である。 そこで、この発明の目的は、１行分（実用的にはおよそ
１０２４ビツトもしくは２０４８ピツト）を並列にテス
トでき、したがって動作テストを高速に行うことができ
、しかも、仮に不良ビット線があったとしても、悪影響
を受けることなく読み出し動作や判定動作を行うことが
できる半導体記憶装置を提供することにある。
上記目的を達成するために、第１の発明の半導体記憶装
置は、相補に動作する各一対のビット線を介して複数の
メモリセルに並行に同一のデータを書き込み、上記各メ
モリセルに書き込まれたデータを表わす信号を上記各一
対のビット線ごとに設けられた複数のセンス増幅器によ
って上記各−対のビット線上で増幅し、増幅した信号を
出力して並行に各データを読み出し可能な半導体記憶装
置であって、特定なメモリセルに書き込まれたデータを
表わす期待値信号をこのメモリセルにつながるビット線
を介して出力するラインデータ記憶回路と、上記ライン
データ記憶回路から上記期待値信号を受けて、この期待
値信号のレベルの高低に応じて、上記メモリセル以外の
他のメモリセルの一対のビット線のうち一方または他方
のヒツト線を選択するビット線選択回路と、上記特定の
メモリセルと並行して上記能のメモリセルに書き込まれ
、上記特定のメモリセルに書き込れた期待値信号と同一
のデータを表わすべき信号を、上記期待値信号が高レベ
ルのとき上記ビット線選択回路によって選択された一方
のビット線を介して検出する一方、上記期待値信号が低
レベルのとき上記ビット線選択回路によって選択された
他方のビット線を介して検出して、上記信号と上記期待
値信号との一致または不一致を表わす信号を出力する出
力判定回路と、上記各センス増幅器とこれらのセンス増
幅器を駆動する駆動信号線との間にそれぞれ設けられ、
上記センス増幅器の動作を不能にできるヒユーズを備え
ことを特徴としている。 また、第２の発明の半導体記憶装置は、相補に動作する
各一対のビット線を介して複数のメモリセルに並行に同
一のデータを書き込み、上記各メモリセルに書き込まれ
たデータを表わす信号を上記各一対のヒツト線ごとに設
けられた複数のセンス増幅器によって上記各一対のビッ
ト線上で増幅し、増幅した信号を出力して並行に各デー
タを読み出し可能な半導体記憶装置であって、特定なメ
モリセルに書き込まれたデータを表わす期待値信号をこ
のメモリセルにつながるビット線を介して出力するライ
ンデータ記憶回路と、上記ラインデータ記憶回路から上
記期待値信号を受けて、この期待値信号のレベルの高低
に応じて、上記メモリセル以外の他のメモリセルの一対
のビット線のうち一方または他方のビット線を選択する
ビット線選択回路と、上記特定のメモリセルと並行して
上記能のメモリセルに書き込まれ、上記特定のメモリセ
ルに書き込れた期待値信号と同一のデータを表わすべき
信号を、上記期待値信号が高レベルのとき上記ビット線
選択回路によって選択された一方のビット線を介して検
出する一方、上記期待値信号か低レベルのとき上記ビッ
ト線選択回路によって選択された他方のビット線を介し
て検出して、上記信号と上記期待値信号との一致または
不一致を表わす信号を出力する出力判定回路と、上記能
のメモリセルの一対のヒツト線と上記出力判定回路の出
力端子とを導通または電気的に分離可能なトランジスタ
と、上記出力判定回路が上記一致を表わす信号を出力し
たとき上記トランジスタをオンさせる一方、上記出力判
定回路が上記不一致を表わす信号を出力したとき上記ト
ランジスタをオフさせる割部回路とを備えたことを特徴
とする半導体記憶装置。
置は、相補に動作する各一対のビット線を介して複数の
メモリセルに並行に同一のデータを書き込み、上記各メ
モリセルに書き込まれたデータを表わす信号を上記各一
対のビット線ごとに設けられた複数のセンス増幅器によ
って上記各−対のビット線上で増幅し、増幅した信号を
出力して並行に各データを読み出し可能な半導体記憶装
置であって、特定なメモリセルに書き込まれたデータを
表わす期待値信号をこのメモリセルにつながるビット線
を介して出力するラインデータ記憶回路と、上記ライン
データ記憶回路から上記期待値信号を受けて、この期待
値信号のレベルの高低に応じて、上記メモリセル以外の
他のメモリセルの一対のビット線のうち一方または他方
のヒツト線を選択するビット線選択回路と、上記特定の
メモリセルと並行して上記能のメモリセルに書き込まれ
、上記特定のメモリセルに書き込れた期待値信号と同一
のデータを表わすべき信号を、上記期待値信号が高レベ
ルのとき上記ビット線選択回路によって選択された一方
のビット線を介して検出する一方、上記期待値信号が低
レベルのとき上記ビット線選択回路によって選択された
他方のビット線を介して検出して、上記信号と上記期待
値信号との一致または不一致を表わす信号を出力する出
力判定回路と、上記各センス増幅器とこれらのセンス増
幅器を駆動する駆動信号線との間にそれぞれ設けられ、
上記センス増幅器の動作を不能にできるヒユーズを備え
ことを特徴としている。 また、第２の発明の半導体記憶装置は、相補に動作する
各一対のビット線を介して複数のメモリセルに並行に同
一のデータを書き込み、上記各メモリセルに書き込まれ
たデータを表わす信号を上記各一対のヒツト線ごとに設
けられた複数のセンス増幅器によって上記各一対のビッ
ト線上で増幅し、増幅した信号を出力して並行に各デー
タを読み出し可能な半導体記憶装置であって、特定なメ
モリセルに書き込まれたデータを表わす期待値信号をこ
のメモリセルにつながるビット線を介して出力するライ
ンデータ記憶回路と、上記ラインデータ記憶回路から上
記期待値信号を受けて、この期待値信号のレベルの高低
に応じて、上記メモリセル以外の他のメモリセルの一対
のビット線のうち一方または他方のビット線を選択する
ビット線選択回路と、上記特定のメモリセルと並行して
上記能のメモリセルに書き込まれ、上記特定のメモリセ
ルに書き込れた期待値信号と同一のデータを表わすべき
信号を、上記期待値信号が高レベルのとき上記ビット線
選択回路によって選択された一方のビット線を介して検
出する一方、上記期待値信号か低レベルのとき上記ビッ
ト線選択回路によって選択された他方のビット線を介し
て検出して、上記信号と上記期待値信号との一致または
不一致を表わす信号を出力する出力判定回路と、上記能
のメモリセルの一対のヒツト線と上記出力判定回路の出
力端子とを導通または電気的に分離可能なトランジスタ
と、上記出力判定回路が上記一致を表わす信号を出力し
たとき上記トランジスタをオンさせる一方、上記出力判
定回路が上記不一致を表わす信号を出力したとき上記ト
ランジスタをオフさせる割部回路とを備えたことを特徴
とする半導体記憶装置。
【作用】
第１の発明の半導体記憶装置は次のように動作する。
特定のメモリセルに書き込まれたデータが論理レベル“
ビの場合、ラインデータ記憶回路が出力する期待値信号
は高レベルとなる。このとき、出力判定回路は、他のメ
モリセルに書き込まれた上記データと同一のデータを表
わすべき信号をビット線選択回路によって選択された一
方のヒツト線を介して検出する。上記一方のビット線は
、上記信号を表わす高低いずれかのレベルとなっている
。 出力判定回路は、検出したレベルが高低いずれのレベル
であるかに応じて、上記信号と上記期待値信号との一致
または不一致を表わす信号を出力端子に出力する。例え
ば、上記能のメモリセルの読み出しが正常に行われたと
き上記一方のビット線が低レベルになる場合、検出した
レベルが低レベルであるとき一致を表わす信号を出力す
る一方、検出したレベルが高レベルであるとき不一致を
表わす信号を出力するようにしておく。 一方、特定のメモリセルに書き込まれたデータが論理レ
ベル“０”の場合、ラインデータ記憶回路が出力する期
待値信号は低レベルとなる。このとき出力判定回路は、
他のメモリセルに書き込まれた上記データと同一のデー
タを表わすべき信号を、ビット線選択回路によって選択
された他方のヒント線を介して検出する。先の例に対応
させて説明すると、上記能のメモリセルにつながるヒツ
ト線のセンス増幅器が正常に動作して上記能のメモリセ
ルの読み出しが正常に行われたとき、上記信号が反転し
ていることから、上記他方のヒツト線は低レベルとなる
。ここで、出力判定回路は、検出したレベルが低レベル
であるとき一致を表わす信号を出力する一方、検出した
レベルが高レベルであるとき不一致を表わす信号を出力
するようになっている。したがって、上記出力判定回路
は、上記他のメモリセルの読み出しが正常に行われたと
き一致を表わす信号を出力する一方、読み出しが誤りで
あったとき不一致を表わす信号を出力する。 このように、上記出力判定回路は、上記特定のメモリセ
ルおよび上記他のメモリセルに同時に書き込まれた同一
データが論理レベル“０”、“１”のいずれの場合であ
っても、上記他のメモリセルの読み出しが正常に行われ
たとき一致を表わす信号を出力し、上記他のメモリセル
の読み出しが誤りであったとき不一致を表わす信号を出
力する。 １行分のメモリセルは一般に１本のワード線によって同
時に選択することができる。したがって、上記ビット線
選択回路に１行分のメモリセルの各一対のビット線のう
ちの一方または他方を並列に同時に選択させると共に、
上記出力判定回路を各メモリセルごとに同時に動作させ
ることによって、上記１行分のメモリセルが同時にテス
ト可能となる。したがって、動作テストが高速に行われ
る。 また、上記他のメモリセルの読み出しが誤りであったと
き、上記他のメモリセルのデータを表わす信号を増幅し
たセンス増幅器と駆動信号線との間のヒユーズを切断す
るようにする。すると、上記センス増幅器は動作不能と
なり、以後、上記他のメモリセルにつながるビット線（
不良ビット線）は動作に関与しなくなる。したがって、
仮に不良ビット線があったとしても、読み出し動作や判
定動作に悪影響を受けるようなことがない。 第２の発明の半導体記憶装置は、上記第２の発明の半導
体記憶装置の上記ヒユーズに代えて、上記他のメモリセ
ルの一対のビット線と上記出力判定回路の出力端子とを
導通または電気的に分離可能なトランジスタと、上記出
力判定回路が上記−致を表わす信号を出力したとき上記
トランジスタをオンさせる一方、上記出力判定回路が上
記不敬を表わす信号を出力したとき上記トランジスタを
オフさせる制御回路とを備えている。他の構成部分は上
記第１の発明の半導体記憶装置と同一構成となっている
。したがって、この半導体記憶装置は、上記第１の発明
の半導体記憶装置と同様に、１行分のメモリセルを同時
にテストでき、動作テストを高速に行うことができる。 そして、この場合、上記他のメモリセルにつながるビッ
ト線が不良ビット線であるとき、上記トランジスタがオ
フすることによって上記ビット線と上記出力端子とが電
気的に分離される。したがって、仮に不良ビット線があ
ったとしても読み出し動作や判定動作に悪影響を受ける
ようなことがない。
ビの場合、ラインデータ記憶回路が出力する期待値信号
は高レベルとなる。このとき、出力判定回路は、他のメ
モリセルに書き込まれた上記データと同一のデータを表
わすべき信号をビット線選択回路によって選択された一
方のヒツト線を介して検出する。上記一方のビット線は
、上記信号を表わす高低いずれかのレベルとなっている
。 出力判定回路は、検出したレベルが高低いずれのレベル
であるかに応じて、上記信号と上記期待値信号との一致
または不一致を表わす信号を出力端子に出力する。例え
ば、上記能のメモリセルの読み出しが正常に行われたと
き上記一方のビット線が低レベルになる場合、検出した
レベルが低レベルであるとき一致を表わす信号を出力す
る一方、検出したレベルが高レベルであるとき不一致を
表わす信号を出力するようにしておく。 一方、特定のメモリセルに書き込まれたデータが論理レ
ベル“０”の場合、ラインデータ記憶回路が出力する期
待値信号は低レベルとなる。このとき出力判定回路は、
他のメモリセルに書き込まれた上記データと同一のデー
タを表わすべき信号を、ビット線選択回路によって選択
された他方のヒント線を介して検出する。先の例に対応
させて説明すると、上記能のメモリセルにつながるヒツ
ト線のセンス増幅器が正常に動作して上記能のメモリセ
ルの読み出しが正常に行われたとき、上記信号が反転し
ていることから、上記他方のヒツト線は低レベルとなる
。ここで、出力判定回路は、検出したレベルが低レベル
であるとき一致を表わす信号を出力する一方、検出した
レベルが高レベルであるとき不一致を表わす信号を出力
するようになっている。したがって、上記出力判定回路
は、上記他のメモリセルの読み出しが正常に行われたと
き一致を表わす信号を出力する一方、読み出しが誤りで
あったとき不一致を表わす信号を出力する。 このように、上記出力判定回路は、上記特定のメモリセ
ルおよび上記他のメモリセルに同時に書き込まれた同一
データが論理レベル“０”、“１”のいずれの場合であ
っても、上記他のメモリセルの読み出しが正常に行われ
たとき一致を表わす信号を出力し、上記他のメモリセル
の読み出しが誤りであったとき不一致を表わす信号を出
力する。 １行分のメモリセルは一般に１本のワード線によって同
時に選択することができる。したがって、上記ビット線
選択回路に１行分のメモリセルの各一対のビット線のう
ちの一方または他方を並列に同時に選択させると共に、
上記出力判定回路を各メモリセルごとに同時に動作させ
ることによって、上記１行分のメモリセルが同時にテス
ト可能となる。したがって、動作テストが高速に行われ
る。 また、上記他のメモリセルの読み出しが誤りであったと
き、上記他のメモリセルのデータを表わす信号を増幅し
たセンス増幅器と駆動信号線との間のヒユーズを切断す
るようにする。すると、上記センス増幅器は動作不能と
なり、以後、上記他のメモリセルにつながるビット線（
不良ビット線）は動作に関与しなくなる。したがって、
仮に不良ビット線があったとしても、読み出し動作や判
定動作に悪影響を受けるようなことがない。 第２の発明の半導体記憶装置は、上記第２の発明の半導
体記憶装置の上記ヒユーズに代えて、上記他のメモリセ
ルの一対のビット線と上記出力判定回路の出力端子とを
導通または電気的に分離可能なトランジスタと、上記出
力判定回路が上記−致を表わす信号を出力したとき上記
トランジスタをオンさせる一方、上記出力判定回路が上
記不敬を表わす信号を出力したとき上記トランジスタを
オフさせる制御回路とを備えている。他の構成部分は上
記第１の発明の半導体記憶装置と同一構成となっている
。したがって、この半導体記憶装置は、上記第１の発明
の半導体記憶装置と同様に、１行分のメモリセルを同時
にテストでき、動作テストを高速に行うことができる。 そして、この場合、上記他のメモリセルにつながるビッ
ト線が不良ビット線であるとき、上記トランジスタがオ
フすることによって上記ビット線と上記出力端子とが電
気的に分離される。したがって、仮に不良ビット線があ
ったとしても読み出し動作や判定動作に悪影響を受ける
ようなことがない。
以下、この発明の半導体記憶装置を実施例により詳細に
説明する。 第１図は第１の発明の一実施例のＤＲＡＭを示している
。このＤＲＡＭは、ラインデータ記憶回路１と、ビット
線選択回路２と、出力判定回路３と、メモリセルアレイ
４と、センスアンプ５１゜５２、・からなるセンスアン
プアレイ５を備えている。メモリセルアレイ４は１本の
ワード線ＷＬによって同時に選択される１行分のメモリ
セル４１．４２．・・・を有している。メモリセル４１
４２は相補に動作する各一対のヒツト線Ｂ、Ｂ＃・ＢＬ
ＢＬ＃を介してデータの書き込み、読み出しが行われる
。なお、メモリセル４１．４２に実際に接続されている
のは上記各一対のビット線のうちビット線Ｂ、ＢＬのみ
である。センスアンプアレイ５には、センスアンプ５１
，５２．・・・を駆動する一対の駆動信号線ＳＥＮ、Ｓ
ＥＮ＃が設けられている。 各センスアンプ５１，５２．・・は、いずれも一対のプ
ルアップ用トランノスタ５１４ ５１５および一対のプ
ルダウン用トランジスタ５１６ ５１７を有しており、
各センスアンプ５］、５２ ・・のプルアップトランジ
スタ５１４．５１５の接続点と一方の駆動信号線ＳＥＮ
との間にヒユーズ５１３がそれぞれ設けられている。各
センスアンプ５Ｉ５２はそれぞれ上記駆動信号線ＳＥＮ
、ヒユーズ５１３および駆動信号線ＳＥＮ＃を通して信
号φ５１、φ５２を受けて動作する。すなわち、信号φ
５１が電源レベルヘ引き上げられ、信号φ５２がＧＮＤ
レベルへ引き下げられたとき、ブルア。 ブ用トランジスタ５１４，５］５およびプルダウン用ト
ランジスタ５１６，５１７の働きによって、上記ヒツト
線Ｂ、Ｂ＃間、ＢＬ、ＢＬ＃間の電圧を増幅する。ライ
ンデータ記憶回路ｌは、信号φ１１により制御されるＮ
Ｍｏ５トランジスタ１１と、逆並列接続されたインバー
タ１２および１３と、信号φ１２により同時に制御され
るＮＭＯ３）ランジスタ１４および１５を備えている。 そして、入力信号ＤＩＮで表わされるデータをビット線
Ｂ。 Ｂ＃を介してメモリセル４１に書き込むと共に、上記入
力信号ＤＩＮを反転させた信号ＤＩＮ＃を上記ビット線
選択回路２へ出力することができる。 また、メモリセル４１に書き込まれたデータを期待値信
号Ｅとして読み出し、この信号Ｅを反転させて信号Ｅ＃
となして、上記ビット線選択回路２へ出力することがで
きる。ビット線選択回路２は、信号φ２１を受けるアン
ド（ＡＮＤ）回路２１および２２と、このアンド回路２
１．２２の入力端子間に接続されたインバータ２３を備
えている。そして、上記ラインデータ記憶回路ｌからの
信号ＤＩＮ＃ま乙は期待値信号Ｅ＃を受けて、各信号Ｄ
ＩＮ＃、Ｅ＃のレベルの高低に応じて、上記メモリセル
４２のビット線ＢＬまたはＢＬ＃を選択する一対の選択
信号ＳおよびＳ＃を出力する。出力判定回路３は、１／
２Ｖｃｃレベルに設定された電源と出力線ＤＯＵＴとの
間に接続され信号φ３２によりオンオフ制御されるＰＭ
ＯＳトランジスタ３２と、出力線ＤＯＵＴとグランドと
の間に接続されたＮＭＯ６）ランジスタ３５を備えてい
る。 ＮＭＯ９）ランジスタ３５のゲートはＮＭＯＳトランジ
スタ３３３４を介してヒツト線ＢＬ、ＢＬ＃に並列に接
続されている。上記ＮＭＯＳトランジスタ３３．３４は
、それぞれ上記ヒツト線選択回路２からの選択信号Ｓ、
Ｓ＃により制御される。 また、この出力判定回路３は、上記ＮＭＯＳトランジス
タ３５のゲートとグランドとの間に接続され信号φ３１
により制御されるＮＭＯＳトランジスタ３１を備えてい
る。 このＤＲＡＭは、第２図に示す動作タイミングに基づい
て次のように動作する。なお、第２図中破線は書き込み
動作のタイミング、実線は読み出し動作のタイミングを
それぞれ示している。 まず、書き込み動作について説明する。 プリチャージ状態（第２図に示す動作タイミングにおけ
る左端の状態）ではビット線Ｂ、Ｂ＃：ＢＬ、ＢＬ＃、
・・・はいずれもｌ／２Ｖｃｃレベルに充電される。そ
して、信号φ２１が低（Ｌ）レベルであり、ビット線選
択回路２のアンド回路２１．２２の出力はいずれもＬレ
ベル、したかって、出力判定回路３のＮＭＯＳトランジ
スタ３３．３４はいずれも非導通状態となっている。ま
た、信号φ３１は高（Ｈ）レベル、信号φ３２はＬレベ
ルになっている。信号φ３２を受けてＰＭＯＳトランジ
スタ３２がオンし、出力線ＤＯＵＴは１／２ｖＣＣレベ
ルに充電されている。 書き込み動作に入ると、人力信号ＤＴＨには、入力デー
タに対応してＨまたはＬレベルか与えられる。そして、
信号φ１１が立ち上かつて、ラインデータ記憶回路１の
ＮＭＯＳトランジスタ１１が導通状態となり、上記入力
信号ＤＩＮはインバータＩ２およびＩ３によってラッチ
される。その後、信号φ２１がＨ状態に立ち上がると、
入力信号ＤＩＮがＨレベルすなわちＤＩＮ＃がＬレベル
の場合、選択信号Ｓ、Ｓ＃はそれぞれＬレベルＨレベル
となる。したがって、ＮＭＯＳトランジスタ３４が導通
状態となって、ビット線ＢＬ＃がＧＮＤレベルへ引き落
とされる。一方、ＮＭＯＳトランジスタ３３は非導通状
態であるため、ヒツト線ＢＬは元のプリチャージ状態の
レベルのままとなっている。これに対して、入力信号Ｄ
ＩＮがＬレベルすなわち信号ＤＩＮ＃がＨレベルの場合
、選択信号Ｓ、Ｓ＃はそれぞれＨレベル、Ｌレベルとな
る。したがって、ＮＭＯ９）ランノスタ３３が導通状態
となってビット線ＢＬがＧＮＤレベルに引き落とされる
。一方、ＮＭＯＳトランジスタ３４は非導通状態である
１こめ、ヒツト線ＢＬ＃は元のプリチャージ状態のレベ
ルのままとなっている。 このようなメモリセル４２側の動作と並行して、メモリ
セル４１側では信号φ１２が立ち上げられ、ラインデー
タ記憶回路ｌのＮＭＯ９）ランジスタ１４．１５が導通
状態となり、入力データがビット線Ｂ、Ｂ＃に書き込ま
れる。なお、入力信号ＤＩＮがＨレベルの場合、ビット
線Ｂ、Ｂ＃はそれぞれＨレベル、Ｌレベルとなり、入力
信号ＤＩＮがＬレベルの場合、上記ビット線Ｂ、Ｂ＃は
それぞれＬレベル、Ｈレベルとなる。ワード線ＷＬが立
ち上げられた後、センスアンプアレイ５のセンスアンプ
５１．５２が信号φ５１．φ５２によって駆動されて、
ビット線対Ｂ、Ｂ＃、ビット線対ＢＬ、ＢＬ＃のレベル
はメモリセル４１．４２に書き込まれるのに十分なレベ
ルにまで増幅される。 最後にワード線ＷＬを立ち下げられ、メモリセル４１４
２への書き込み動作が終了する。このようにして、各一
対のヒツト線Ｂ、Ｂ＃、ＢＬ、ＢＬ＃を介してメモリセ
ル４１．４２．・に同一のデータか同時に書き込まれる
。 次に、読み出し動作および判定動作について説明する。 読み出し動作に入ると、第２図に示すように、ワード線
ＷＬが立ち上げられ、センスアンプ５１゜５２が信号φ
５１．φ５２によって駆動されて、メモリセル４１．４
２に書き込まれたデータがビット線対Ｂ、Ｂ＃： ビッ
ト線対ＢＬ、ＢＬ＃にそれぞれ読み出される。さらに、
信号φ１２が立ち上げられて、メモリセル４１に書き込
まれたデータを表わす期待値信号Ｅがこれを反転させた
信号Ｅ＃としてビット線選択回路２へ出力される。そし
て、判定動作に入るとき、信号φ３１がＬレベル、信号
φ３２がＨレベルになった後、信号φ２１が立ち上げら
れる。 ここで、メモリセル４１に書き込まれた入力データが論
理“ビの場合、期待値信号ＥがＨレベルすなわち信号Ｅ
＃がＬレベルとなる。このとき、選択信号Ｓ、Ｓ＃はそ
れぞれＬレベル、Ｈレベルとなる。したがって、出力判
定回路３のＮＭＯＳトランジスタ３４が導通し、ビット
線ＢＬ＃のレベルがＮＭＯ３）ランジスタ３５のゲート
に入力される。もし、メモリセル４２の読み出しが正常
に行われたとすれば、データ線ＢＬ＃はＬレベルとなっ
ているはずである。データ線ＢＬ＃がＬレベルのとき、
ＮＭＯ９）ランジスタ３５はゲートにＬレベルが与えら
れることになり、非導通のままとなる。したがって、出
力線ＤＯＵＴには一致を表わす１／２Ｖｃｃレベルが出
力される。これに対して、メモリセル４２の読み出しが
誤まりであったときは、データ線ＢＬ＃はＨレベルとな
っている。したがって、ＮＭＯＳトランジスタ３５は導
通して、出力線ＤＯＵＴには不一致を表わすＧ ＮＤレ
ベルが出力される。 一方、メモリセル４Ｉに書き込まれたデータが論理“０
”の場合、期待値信号ＥがＬレベルすなわち信号Ｅ＃が
Ｈレベルとなる。このとき、選択信号Ｓ、Ｓ＃はそれぞ
れＨレベル、Ｌレベルとなる。 したがって、出力判定回路３のＮＭｏ５トランジスタ３
３が導通し、ビット線ＢＬのレベルがＮＭｏ５トランジ
スタ３５のゲートに入力される。もし、メモリセル４２
の読み出しが正常に行われたとすれば、データ線ＢＬは
Ｌレベルとなっているはずである。データ線ＢＬがＬレ
ベルのとき、ＮＭＯＳトランジスタ３５はゲートにＬレ
ベルが与えられることになり、非導通のままとなる。し
たがって、出力線ＤＯＵＴには一致を表わす１／２Ｖｃ
ｃレベルが出力される。これに対して、メモリセル４２
の読み出しが誤まりであったときは、データ線ＢＬはＨ
レベルとなっている。ＮＭＯＳトランジスタ３５は導通
して、出力線ＤＯＵＴには不一致を表わすＧＮＤレベル
が出力される。 このようにして、このＤＲＡＭは、メモリセル４１．４
２に同時に書き込まれた同一人力データが論理レベル“
０“、“ｌ”のいずれの場合であっても、上記メモリセ
ル４２の読み出しが正常に行われたとき一致を表わす信
号を出力し、上記メモリセル４２の読み出しが誤まりで
あったとき不一致を表わす信号を出力する。そして、上
記ワード線ＷＬによって同時に選択される図示しない他
のメモリセルごとに出力判定回路３のＮＭＯ９）ラノジ
スタ３３．３４および３５を設けて同時に動作させるこ
とによって、１行分のメモリセルを同時にテストするこ
とができる。したがって、動作テストを高速に行うこと
ができる。 また、このＤＲＡＭは、１行分のメモリセルのうち例え
ば上記メモリセル４２の読み出しが誤りであったとき、
メモリセル４２の信号を増幅したセンスアンプ５２のヒ
ユーズ５１３を切断して、以後センスアンプ５２が動作
しないようにすることができる。このようにした場合、
センス動作が行われた後においても、ビット線（不良ビ
ット線）ＢＬ、ＢＬ＃のレベルかもとのプリチャージ状
態のレベル（１／２Ｖｃｅレベル）を超えることがない
。 ここで、電源が１／２Ｖｃｃレベルに設定されているこ
とにより、ＮＭＯ９）ランジスタ３５のドレイン電圧は
１／２Ｖｃｃレベル以下にある。したがって、ゲート電
圧およびドレイン電圧が１／２Ｖｃｃレベル以下となっ
て、ＮＭＯＳトランジスタ３５はいかなる場合もオンし
なくなる。すなわち、不良ビット線ＢＬ、ＢＬ＃と出力
線ＤＯＵＴとが常に電気的に分離された状態になる。し
たがって、このＤＲＡＭは、仮に不良ヒツト線ＢＬ、Ｂ
Ｌ＃があったとしても、悪影響を受けることなく読み出
し動作や判定動作を行うことができる。 なお、上記メモリセル４１．４２は、相補に動作する各
一対のビット線Ｂ、Ｂ＃、ＢＬ、ＢＬ＃のうちそれぞれ
一方のビット線Ｂ、ＢＬのみと接続されているものとし
た。例えば、第３図に示すように、メモリセルＭが直列
接続されたＭＯＳトランジスタとキャパシタとで構成さ
れ、かつキャパシタの一方の端子にセルプレート電圧が
印加される場合がこれに相当する。しかしながら、この
発明はこれに限られるものではなく、第４図または第５
図に示すように、ビット線ＢＬ、ＢＬ＃の双方に接続さ
れている場合（米国特許（ＵＳ）４７９２９２２号）に
も適用できる。 第６図および第７図は第２の発明の一実施例のＤＲＡＭ
を示している。 このＤＲＡＭは、第６図に示すように、ラインデータ記
憶回路＋０１と、ビット線選択回路１０２と、出力判定
回路１０３と、メモリセルアレイ１０４と、センスアン
プ１５１，１５２．・・・からなるセンスアンプアレイ
１０５を備えると共に、第７図に示すように、制御回路
１０６を備えている。 メモリセルアレイ１０４は１本のワード線ＷＬによって
同時に選択される１行分のメモリセル４１゜４２、・・
を有している。メモリセル４１，４２は相補に動作する
各一対のビット線Ｂ、Ｂ＃、ＢＬ、ＢＬ＃を介してデー
タの書き込み、読み出しが行われる。なお、第１図に示
したＤＲＡＭと同様に、メモリセル４１．４２に実際に
接続されているのは上記各一対のビット線のうちビット
線Ｂ、ＢＬのみである。センスアンプアレイ＋０５のセ
ンスアンプ１５１ １５２は図示しない駆動信号線によ
って駆動され、それぞれ上記ビット線Ｂ、Ｂ＃間； Ｂ
Ｌ、ＢＬ＃間の電圧を増幅する。なお、センスアンプ１
５１，１５２は、第１図に示したセンスアンプ５１．５
２と異なり、ヒユーズ５１３を有しない通常のものであ
る。ラインデータ記憶回路１０１は、信号φ１１により
制御されるＮＭＯＳトランジスタ１１と、逆並列接続さ
れたインバータ１２および１３と、信号φ１２により同
時に制御されるＮＭＯ９）ランジスタ１４および１５を
備えている。そして、入力信号ＤＩＮで表わされるデー
タをビット線Ｂ、Ｂ＃を介してメモリセル４１に書き込
むと共に、上記入力信号ＤＩＮを反転させた信号ＤＩＮ
＃を上記ビット線選択回路１０２へ出力することができ
る。また、メモリセル４１に書き込まれたデータを期待
値信号Ｅとして読み出し、この信号Ｅを反転させて信号
Ｅ＃となして、上記ビット線選択回路１０２へ出力する
ことができる。ビット線選択回路１０２は、信号φ２１
を受けるアンド回路２１および２２と、このアンド回路
２１．２２の入力端子間に接続されたインバータ２３を
備えている。そして、上記ラインデータ記憶回路１０１
からの信号ＤＩＮ＃または期待値信号Ｅ＃を受けて、各
信号Ｄ Ｔ Ｎ＃。 Ｅ＃のレベルの高低に応じて、上記メモリセル４２のビ
ット線ＢＬまたはＢＬ＃を選択する一対の選択信号Ｓお
よびＳ＃を出力する。出力判定回路１０３は、電源（Ｈ
レベル）と出力線ＤＯＵＴとの間に接続され信号φ３２
によりオンオフ制御されるＰＭＯ３＋・ランノスタ３２
と、出力線ＤＯＵＴとグランドとの間に接続されたＮＭ
ＯＳトランジスタ３５を備えている。ＮＭＯＳトランジ
スタ３５のゲートにはＮＭＯＳトランジスタ３６の一方
の端子が接続され、このＮＭＯＳトランジスタ３６の他
方の端子は一対のＮＭＯＳトランジスタ３３．３４を介
してビット線ＢＬ、ＢＬ＃に並列に接続されている。ま
た、上記ＮＭｏ５トランジスタ３５のゲートとグランド
との間にＮＭＯＳトランジスタ３１が接続されている。 上記ＮＭＯＳトランノスタ３３，３４はそれぞれ上記ビ
ット線選択回路１０２からの選択信号Ｓ、Ｓ＃により制
御され、また、ＮＭＯＳトランジスタ３１は信号φ３１
により制御される。一方、ＮＭＯＳトランジスタ３５は
第７図に示す制御回路６からの信号φ３６により制御さ
れる。制御回路６は、電源（Ｈレベル）とグランドとの
間に直列に接続されたＰＭＯＳトランジスタ６１．フユ
ーズ６３およびＮＭＯＳトランジスタ６２と、このＰＭ
ＯＳトランノスタ６１とフユーズ６３との接続点に接続
されたインバータ６４とからなっている。ＰＭＯＳトラ
ンジスタ６１とＮＭＯＳトランジスタ６３は、このＤＲ
ＡＭがプリチャージ状態にあるときＬレベル、動作を開
始したときＨレベルをとる同一の信号φ６１により制御
される。ヒユーズ６３が切断されていない場合は、プリ
チャージ状態のときＰＭＯＳトランジスタ６１がオン
ＮＭＯＳトランジスタ６２がオフとなってインバータ６
４を介して信号φ３６がＬレベルになる一方、動作を開
始したときＰＭＯＳトランノスタ６１がオフ ＮＭＯＳ
）ランンスタ６２がオンとなって信号φ３６がＨレベル
となる。ヒユーズ６３が切断されている場合は信号φ３
６は常にＬレベルに保たれる。 したがって、第６図に示すＮＭＯＳトランジスタ３６は
、ヒユーズ６３が切断されていない場合はプリチャージ
状態のときオフする一方、動作を開始したときオンする
。一方、ヒユーズ６３が切断されている場合、常にオフ
状態となる。 このＤＲＡＭは、第２図に示したのと同一の動作タイミ
ングに基づいて次のように動作する。 まず、書き込み動作について説明する。 プリチャージ状態（第２図に示す動作タイミングにおけ
る左端の状＊３）ではビット線Ｂ、Ｂ＃・ＢＬ、ＢＬ＃
；・はいずれも１／２Ｖｃｃレベルに充電される。そし
て、信号φ２１がＬレベルであり、ビット線選択回路１
０２のアンド回路２１．２２の出力はいずれもＬレベル
、したがって、出力判定回路１０３のＮＭＯＳトランジ
スタ３３３４はいずれも非導通状態となっている。また
、信号φ３１はＨレベル、信号φ３２はＬレベルになっ
ている。信号φ３２を受けてＰＭＯ５Ｉ−ランジスタ３
２がオンし、出力線ＤＯＵＴはＨレベルに充電されてい
る。さらに、上に述べたように信号φ３６はＬレベルに
なっており、ＮＭＯＳトランジスタ３６はオフしている
。 書き込み動作に入ると、入力信号ＤＩＮには、入力デー
タに対応してＨまたはＬレベルが与えられる。そして、
信号φ］１が立ち上かって、ラインデータ記憶回路１０
１のＮＭＯＳトランジスタＩＩが導通状態となり、上記
入力信号ＤＩＮはインバータ１２および１３によってラ
ッチされる。 その後、信号φ２】がＨ状態に立ち上がると、入力信号
ＤＩＮがＨレベルすなわちＤＩＮ＃がＬＬノベルの場合
、選択信号Ｓ、Ｓ＃はそれぞれＬレベル、Ｈレベルとな
る。これにより、ＮＭＯＳ）ランジスタ３４が導通状態
となる。したがって、Ｈレベルとなった信号φ３６を受
けてオンしているＮＭＯＳトランジスタ３６およびプリ
チャージ状態の時からオンしているＮＭＯＳ）ランノス
タ３１を通してビット線ＢＬ＃がＧＮＤレベルへ引き落
とされる。一方、ＮＭＯＳトランジスタ３３は非導通状
態であるため、ビット線ＢＬは元のプリチャージ状態の
レベルのままとなっている。これに対して、入力信号Ｄ
ＩＮがＬレベルすなわち信号ＤＩＮ＃がＨレベルの場合
、選択信号Ｓ、Ｓ＃はそれぞれＨレベル、Ｌレベルとな
る。したがって、ＮＭＯＳ）ランジスタ３３が導通状態
となってピント線ＢＬかＧＮＤレベルに引き落とされる
。 一方、ＮＭＯＳトランジスタ３４は非導通状態であるた
め、ヒツト線ＢＬ＃は元のプリチャージ状態のレベルの
ままとなっている。 このようなメモリセル４２側の動作と並行して、メモリ
セル４１側では信号φ１２が立ち上げられ、ラインデー
タ記憶回路１のＮＭＯＳトランジスタ１４１５が導通状
態となり、入力データがビット線Ｂ、Ｂ＃に書き込まれ
る。なお、入力信号ＤＩＮがＨレベルの場合、ビット線
Ｂ、Ｂ＃はそれぞれＨレベル、Ｌレベルとなり、入力信
号ＤＩＮがＬレベルの場合、上記ビット線Ｂ、Ｂ＃はそ
れぞれＬレベル、Ｈレベルとなる。ワード線ＷＬが立ち
上げられた後、センスアンプアレイ１０５のセンスアン
プ１５１，１５２が駆動されて、ビット線対Ｂ、Ｂ＃、
ビット線対ＢＬ、ＢＬ＃のレベルはメモリセル４１，４
２に書き込まれるのに十分なレベルにまで増幅される。 最後にワード線ＷＬを立ち下げられ、メモリセル４１．
４２への書き込み動作が終了する。このようにして、各
一対のビット線Ｂ、Ｂ＃： ＢＬ、ＢＬ＃を介してメモ
リセル４１ ４２． に同一のデータか同時に書き込
まれる。 次に、読み出し動作および判定動作について説明する。 読み出し動作に入ると、第２図に示すように、ワード線
ＷＬが立ち上げられ、センスアンプ１５１．１５２が駆
動されて、メモリセル４１．４２に書き込まれたデータ
がピット線対Ｂ、Ｂ＃、ビット線対ＢＬ、ＢＬ＃にそれ
ぞれ読み出される。さらに、信号φ１２が立ち上げられ
て、メモリセル４１に書き込まれたデータを表わす期待
値信号Ｅがこれを反転させた信号Ｅ＃としてビット線選
択回路２へ出力される。そして、判定動作に入るとき、
信号φ３１がＬレベル、信号φ３２がＨレベルになった
後、信号φ２１が立ち上げられる。 ここで、メモリセル４１に書き込まれた人力データが論
理“１′の場合、期待値信号ＥがＨレベルすなわち信号
Ｅ＃かＬレベルとなる。このとき、選択信号Ｓ、Ｓ＃は
それぞれＬレベル、Ｈレベルとなる。したがって、出力
判定回路１０３のＮＭＯＳ）ランジスタ３４か導通し、
オン状態のＮＭＯＳトランジスタ３５を通してビット線
ＢＬ＃のレベルがＮＭＯＳトランジスタ３５のゲートに
入力される。もし、メモリセル４２の読み出しが正常に
行われたとすれば、データ線ＢＬ＃はＬレベルとなって
いるはずである。データ線ＢＬ＃がＬレベルのとき、Ｎ
ＭＯＳトランジスタ３５はゲートにＬレベルが与えられ
ることになり、非導通のままとなる。したがって、出力
線ＤＯＵＴには一致を表わすＨレベルが出力される。こ
れに対して、メモリセル４２の読み出しが誤まりであっ
たときは、データ線ＢＬ＃はＨレベルとなっている。し
たがって、ＮＭＯＳ）ランジスタ３５は導通して、出力
線ＤＯＵＴには不一致を表わすＬレベルが出力される。 一方、メモリセル４１に書き込まれたデータが論理“０
”の場合、期待値信号ＥがＬレベルすなわち信号Ｅ＃が
Ｈレベルとなる。このとき、選択信号Ｓ、Ｓ＃はそれぞ
れＨレベル、Ｌレベルとなる。 したがって、出力判定回路１０３のＮＭｏ５トランジス
タ３３が導通し、オン状態のＮＭＯ３Ｉ−ランンスタ３
６を通してビット線ＢＬのレベルがＮＭＯＳトランジス
タ３５のゲートに入力される。 もし、メモリセル４２の読み出しか正常に行われたとす
れば、データ線ＢＬはＬレベルとなっているはずである
。データ線ＢＬがＬレベルのとき、ＮＭＯＳトランジス
タ３５はゲートにＬレベルか与えられることになり、非
導通のままとなる。したがって、出力線ＤＯＵＴには一
致を表わすＨレベルが出力される。これに対して、メモ
リセル４２の読み出しが誤まりであったときは、データ
線ＢＬはＨレベルとなっている。ＮＭＯＳ）ランノスタ
３５は導通して、出力線ＤＯｔＪＴには不一致を表わす
Ｌレベルが出力される。 このようにして、このＤＲＡＭは、メモリセル４１．４
２に同時に書き込まれた同一人力データが論理レベル“
Ｏ”、“ビのいずれの場合であっても、上記メモリセル
４２の読み出しが正常に行われたとき一致を表わす信号
を出力し、上記メモリセル４２の読み出しか誤まりであ
ったとき不一致を表わす信号を出力する。そして、上記
ワード線ＷＬによって同時に選択される図示しない他の
メモリセルごとに出力判定回路＋０３のＮＭＯＳトラン
ジスタ３３．３４．３５および３６を設けて同時に動作
させることによって、１行分のメモリセルを同時にテス
トすることができる。したがって、動作テストを高速に
行うことができる。 また、このＤＲＡＭは、１行分のメモリセルのうち、例
えば上記メモリセル４２の読み出しが誤りであったとき
、メモリセル４２の信号を出力線ＤＯＵＴに伝えるＮＭ
ＯＳトランジスタ３５を常にオフ状態にすることができ
る。すなわち、上記ＮＭＯＳトランジスタ３６を制御す
る第７図に示した制御回路１０６のフユーズ６３を切断
することによって、ＮＭＯＳトランジスタ３６を常にオ
フ状態に保ち、ＮＭＯ５）ランノスタ３５がオンしない
ようにすることができる。したが、って、上記ヒント線
（不良ピント線Ｂ Ｌ 、 Ｂ Ｌ ＃を出力線ＤＯＵ
Ｔから切り離すことができる。したがって、不良ヒント
線か存在しても、悪影響を受けることなく読み出し動作
や判定動作を行うことができる。 なお、上記制御回路＋０６に代えて、第８図に示すよう
に、制御回路１０７を備えても良い。この制御回路＋０
７は、電源（Ｈレベル）とグランドとの間に直列に接続
されたヒユーズ７１およびＮＭＯＳトランジスタ７４を
備えると共に、電源（Ｈレベル）と上記ＮＭＯＳトラン
ジスタ７４のゲートとの間に接続されたＰＭＯＳキャパ
シタ７３を備えている。上記ヒユーズ７１とＮＭＯ８）
ランジスタフ４との接続点７２と、上記ＰＭＣＩＳキャ
パシタ７３とＮＭＯＳトランジスタ７４のゲートとの接
続点７７との間にインバータ７５を接続し、さらに、こ
の接続点７７にインバータ７６を接続している。この制
御回路１０７のヒユーズ７１は、上記ヒユーズ６１と同
様に、上記ヒツト線Ｂ、Ｂ＃、ＢＬ、ＢＬ、＃：・・・
のうちに不良ビット線がないときは切断されず、不良ピ
ント線があったときに切断される。ヒユーズ７Ｉが切断
されていなけれよ、電源投入後は接続点７２がＨレベル
となり、インバータ７５．７６を介して信号φ３６がＨ
レベルとなって、第６図に示し１ニＮＭＯ９）ランノス
タ３６が常にオン状態となる。逆に、ヒユーズ７１か切
断されていれば、電源投入後はＮＭＯＳトランジスタ３
６か常にオフ状態となる。したがって、このＤＲＡＭは
、制御回路１０６を備えた場合と同様に、ビット線Ｂ、
Ｂ＃；ＢＬ、ＢＬ＃；のうちに不良ビット線があったと
しても、悪影響を受することなく読み出し動作や判定動
作を行うことができる。 また、上記メモリセル４１．４２は、相補に動作する各
一対のビット線Ｅ、Ｂ＃＋ ＢＬ ＢＬ＃のうちそれぞ
れ一方のビット線Ｂ、ＢＬのみと接続されているものと
したが、これに限られるものではなく、第４図または第
５図に示したように、ビット線ＢＬ、ＢＬ＃の双方に接
続されているメモリセルＭにも適用することができる。
説明する。 第１図は第１の発明の一実施例のＤＲＡＭを示している
。このＤＲＡＭは、ラインデータ記憶回路１と、ビット
線選択回路２と、出力判定回路３と、メモリセルアレイ
４と、センスアンプ５１゜５２、・からなるセンスアン
プアレイ５を備えている。メモリセルアレイ４は１本の
ワード線ＷＬによって同時に選択される１行分のメモリ
セル４１．４２．・・・を有している。メモリセル４１
４２は相補に動作する各一対のヒツト線Ｂ、Ｂ＃・ＢＬ
ＢＬ＃を介してデータの書き込み、読み出しが行われる
。なお、メモリセル４１．４２に実際に接続されている
のは上記各一対のビット線のうちビット線Ｂ、ＢＬのみ
である。センスアンプアレイ５には、センスアンプ５１
，５２．・・・を駆動する一対の駆動信号線ＳＥＮ、Ｓ
ＥＮ＃が設けられている。 各センスアンプ５１，５２．・・は、いずれも一対のプ
ルアップ用トランノスタ５１４ ５１５および一対のプ
ルダウン用トランジスタ５１６ ５１７を有しており、
各センスアンプ５］、５２ ・・のプルアップトランジ
スタ５１４．５１５の接続点と一方の駆動信号線ＳＥＮ
との間にヒユーズ５１３がそれぞれ設けられている。各
センスアンプ５Ｉ５２はそれぞれ上記駆動信号線ＳＥＮ
、ヒユーズ５１３および駆動信号線ＳＥＮ＃を通して信
号φ５１、φ５２を受けて動作する。すなわち、信号φ
５１が電源レベルヘ引き上げられ、信号φ５２がＧＮＤ
レベルへ引き下げられたとき、ブルア。 ブ用トランジスタ５１４，５］５およびプルダウン用ト
ランジスタ５１６，５１７の働きによって、上記ヒツト
線Ｂ、Ｂ＃間、ＢＬ、ＢＬ＃間の電圧を増幅する。ライ
ンデータ記憶回路ｌは、信号φ１１により制御されるＮ
Ｍｏ５トランジスタ１１と、逆並列接続されたインバー
タ１２および１３と、信号φ１２により同時に制御され
るＮＭＯ３）ランジスタ１４および１５を備えている。 そして、入力信号ＤＩＮで表わされるデータをビット線
Ｂ。 Ｂ＃を介してメモリセル４１に書き込むと共に、上記入
力信号ＤＩＮを反転させた信号ＤＩＮ＃を上記ビット線
選択回路２へ出力することができる。 また、メモリセル４１に書き込まれたデータを期待値信
号Ｅとして読み出し、この信号Ｅを反転させて信号Ｅ＃
となして、上記ビット線選択回路２へ出力することがで
きる。ビット線選択回路２は、信号φ２１を受けるアン
ド（ＡＮＤ）回路２１および２２と、このアンド回路２
１．２２の入力端子間に接続されたインバータ２３を備
えている。そして、上記ラインデータ記憶回路ｌからの
信号ＤＩＮ＃ま乙は期待値信号Ｅ＃を受けて、各信号Ｄ
ＩＮ＃、Ｅ＃のレベルの高低に応じて、上記メモリセル
４２のビット線ＢＬまたはＢＬ＃を選択する一対の選択
信号ＳおよびＳ＃を出力する。出力判定回路３は、１／
２Ｖｃｃレベルに設定された電源と出力線ＤＯＵＴとの
間に接続され信号φ３２によりオンオフ制御されるＰＭ
ＯＳトランジスタ３２と、出力線ＤＯＵＴとグランドと
の間に接続されたＮＭＯ６）ランジスタ３５を備えてい
る。 ＮＭＯ９）ランジスタ３５のゲートはＮＭＯＳトランジ
スタ３３３４を介してヒツト線ＢＬ、ＢＬ＃に並列に接
続されている。上記ＮＭＯＳトランジスタ３３．３４は
、それぞれ上記ヒツト線選択回路２からの選択信号Ｓ、
Ｓ＃により制御される。 また、この出力判定回路３は、上記ＮＭＯＳトランジス
タ３５のゲートとグランドとの間に接続され信号φ３１
により制御されるＮＭＯＳトランジスタ３１を備えてい
る。 このＤＲＡＭは、第２図に示す動作タイミングに基づい
て次のように動作する。なお、第２図中破線は書き込み
動作のタイミング、実線は読み出し動作のタイミングを
それぞれ示している。 まず、書き込み動作について説明する。 プリチャージ状態（第２図に示す動作タイミングにおけ
る左端の状態）ではビット線Ｂ、Ｂ＃：ＢＬ、ＢＬ＃、
・・・はいずれもｌ／２Ｖｃｃレベルに充電される。そ
して、信号φ２１が低（Ｌ）レベルであり、ビット線選
択回路２のアンド回路２１．２２の出力はいずれもＬレ
ベル、したかって、出力判定回路３のＮＭＯＳトランジ
スタ３３．３４はいずれも非導通状態となっている。ま
た、信号φ３１は高（Ｈ）レベル、信号φ３２はＬレベ
ルになっている。信号φ３２を受けてＰＭＯＳトランジ
スタ３２がオンし、出力線ＤＯＵＴは１／２ｖＣＣレベ
ルに充電されている。 書き込み動作に入ると、人力信号ＤＴＨには、入力デー
タに対応してＨまたはＬレベルか与えられる。そして、
信号φ１１が立ち上かつて、ラインデータ記憶回路１の
ＮＭＯＳトランジスタ１１が導通状態となり、上記入力
信号ＤＩＮはインバータＩ２およびＩ３によってラッチ
される。その後、信号φ２１がＨ状態に立ち上がると、
入力信号ＤＩＮがＨレベルすなわちＤＩＮ＃がＬレベル
の場合、選択信号Ｓ、Ｓ＃はそれぞれＬレベルＨレベル
となる。したがって、ＮＭＯＳトランジスタ３４が導通
状態となって、ビット線ＢＬ＃がＧＮＤレベルへ引き落
とされる。一方、ＮＭＯＳトランジスタ３３は非導通状
態であるため、ヒツト線ＢＬは元のプリチャージ状態の
レベルのままとなっている。これに対して、入力信号Ｄ
ＩＮがＬレベルすなわち信号ＤＩＮ＃がＨレベルの場合
、選択信号Ｓ、Ｓ＃はそれぞれＨレベル、Ｌレベルとな
る。したがって、ＮＭＯ９）ランノスタ３３が導通状態
となってビット線ＢＬがＧＮＤレベルに引き落とされる
。一方、ＮＭＯＳトランジスタ３４は非導通状態である
１こめ、ヒツト線ＢＬ＃は元のプリチャージ状態のレベ
ルのままとなっている。 このようなメモリセル４２側の動作と並行して、メモリ
セル４１側では信号φ１２が立ち上げられ、ラインデー
タ記憶回路ｌのＮＭＯ９）ランジスタ１４．１５が導通
状態となり、入力データがビット線Ｂ、Ｂ＃に書き込ま
れる。なお、入力信号ＤＩＮがＨレベルの場合、ビット
線Ｂ、Ｂ＃はそれぞれＨレベル、Ｌレベルとなり、入力
信号ＤＩＮがＬレベルの場合、上記ビット線Ｂ、Ｂ＃は
それぞれＬレベル、Ｈレベルとなる。ワード線ＷＬが立
ち上げられた後、センスアンプアレイ５のセンスアンプ
５１．５２が信号φ５１．φ５２によって駆動されて、
ビット線対Ｂ、Ｂ＃、ビット線対ＢＬ、ＢＬ＃のレベル
はメモリセル４１．４２に書き込まれるのに十分なレベ
ルにまで増幅される。 最後にワード線ＷＬを立ち下げられ、メモリセル４１４
２への書き込み動作が終了する。このようにして、各一
対のヒツト線Ｂ、Ｂ＃、ＢＬ、ＢＬ＃を介してメモリセ
ル４１．４２．・に同一のデータか同時に書き込まれる
。 次に、読み出し動作および判定動作について説明する。 読み出し動作に入ると、第２図に示すように、ワード線
ＷＬが立ち上げられ、センスアンプ５１゜５２が信号φ
５１．φ５２によって駆動されて、メモリセル４１．４
２に書き込まれたデータがビット線対Ｂ、Ｂ＃： ビッ
ト線対ＢＬ、ＢＬ＃にそれぞれ読み出される。さらに、
信号φ１２が立ち上げられて、メモリセル４１に書き込
まれたデータを表わす期待値信号Ｅがこれを反転させた
信号Ｅ＃としてビット線選択回路２へ出力される。そし
て、判定動作に入るとき、信号φ３１がＬレベル、信号
φ３２がＨレベルになった後、信号φ２１が立ち上げら
れる。 ここで、メモリセル４１に書き込まれた入力データが論
理“ビの場合、期待値信号ＥがＨレベルすなわち信号Ｅ
＃がＬレベルとなる。このとき、選択信号Ｓ、Ｓ＃はそ
れぞれＬレベル、Ｈレベルとなる。したがって、出力判
定回路３のＮＭＯＳトランジスタ３４が導通し、ビット
線ＢＬ＃のレベルがＮＭＯ３）ランジスタ３５のゲート
に入力される。もし、メモリセル４２の読み出しが正常
に行われたとすれば、データ線ＢＬ＃はＬレベルとなっ
ているはずである。データ線ＢＬ＃がＬレベルのとき、
ＮＭＯ９）ランジスタ３５はゲートにＬレベルが与えら
れることになり、非導通のままとなる。したがって、出
力線ＤＯＵＴには一致を表わす１／２Ｖｃｃレベルが出
力される。これに対して、メモリセル４２の読み出しが
誤まりであったときは、データ線ＢＬ＃はＨレベルとな
っている。したがって、ＮＭＯＳトランジスタ３５は導
通して、出力線ＤＯＵＴには不一致を表わすＧ ＮＤレ
ベルが出力される。 一方、メモリセル４Ｉに書き込まれたデータが論理“０
”の場合、期待値信号ＥがＬレベルすなわち信号Ｅ＃が
Ｈレベルとなる。このとき、選択信号Ｓ、Ｓ＃はそれぞ
れＨレベル、Ｌレベルとなる。 したがって、出力判定回路３のＮＭｏ５トランジスタ３
３が導通し、ビット線ＢＬのレベルがＮＭｏ５トランジ
スタ３５のゲートに入力される。もし、メモリセル４２
の読み出しが正常に行われたとすれば、データ線ＢＬは
Ｌレベルとなっているはずである。データ線ＢＬがＬレ
ベルのとき、ＮＭＯＳトランジスタ３５はゲートにＬレ
ベルが与えられることになり、非導通のままとなる。し
たがって、出力線ＤＯＵＴには一致を表わす１／２Ｖｃ
ｃレベルが出力される。これに対して、メモリセル４２
の読み出しが誤まりであったときは、データ線ＢＬはＨ
レベルとなっている。ＮＭＯＳトランジスタ３５は導通
して、出力線ＤＯＵＴには不一致を表わすＧＮＤレベル
が出力される。 このようにして、このＤＲＡＭは、メモリセル４１．４
２に同時に書き込まれた同一人力データが論理レベル“
０“、“ｌ”のいずれの場合であっても、上記メモリセ
ル４２の読み出しが正常に行われたとき一致を表わす信
号を出力し、上記メモリセル４２の読み出しが誤まりで
あったとき不一致を表わす信号を出力する。そして、上
記ワード線ＷＬによって同時に選択される図示しない他
のメモリセルごとに出力判定回路３のＮＭＯ９）ラノジ
スタ３３．３４および３５を設けて同時に動作させるこ
とによって、１行分のメモリセルを同時にテストするこ
とができる。したがって、動作テストを高速に行うこと
ができる。 また、このＤＲＡＭは、１行分のメモリセルのうち例え
ば上記メモリセル４２の読み出しが誤りであったとき、
メモリセル４２の信号を増幅したセンスアンプ５２のヒ
ユーズ５１３を切断して、以後センスアンプ５２が動作
しないようにすることができる。このようにした場合、
センス動作が行われた後においても、ビット線（不良ビ
ット線）ＢＬ、ＢＬ＃のレベルかもとのプリチャージ状
態のレベル（１／２Ｖｃｅレベル）を超えることがない
。 ここで、電源が１／２Ｖｃｃレベルに設定されているこ
とにより、ＮＭＯ９）ランジスタ３５のドレイン電圧は
１／２Ｖｃｃレベル以下にある。したがって、ゲート電
圧およびドレイン電圧が１／２Ｖｃｃレベル以下となっ
て、ＮＭＯＳトランジスタ３５はいかなる場合もオンし
なくなる。すなわち、不良ビット線ＢＬ、ＢＬ＃と出力
線ＤＯＵＴとが常に電気的に分離された状態になる。し
たがって、このＤＲＡＭは、仮に不良ヒツト線ＢＬ、Ｂ
Ｌ＃があったとしても、悪影響を受けることなく読み出
し動作や判定動作を行うことができる。 なお、上記メモリセル４１．４２は、相補に動作する各
一対のビット線Ｂ、Ｂ＃、ＢＬ、ＢＬ＃のうちそれぞれ
一方のビット線Ｂ、ＢＬのみと接続されているものとし
た。例えば、第３図に示すように、メモリセルＭが直列
接続されたＭＯＳトランジスタとキャパシタとで構成さ
れ、かつキャパシタの一方の端子にセルプレート電圧が
印加される場合がこれに相当する。しかしながら、この
発明はこれに限られるものではなく、第４図または第５
図に示すように、ビット線ＢＬ、ＢＬ＃の双方に接続さ
れている場合（米国特許（ＵＳ）４７９２９２２号）に
も適用できる。 第６図および第７図は第２の発明の一実施例のＤＲＡＭ
を示している。 このＤＲＡＭは、第６図に示すように、ラインデータ記
憶回路＋０１と、ビット線選択回路１０２と、出力判定
回路１０３と、メモリセルアレイ１０４と、センスアン
プ１５１，１５２．・・・からなるセンスアンプアレイ
１０５を備えると共に、第７図に示すように、制御回路
１０６を備えている。 メモリセルアレイ１０４は１本のワード線ＷＬによって
同時に選択される１行分のメモリセル４１゜４２、・・
を有している。メモリセル４１，４２は相補に動作する
各一対のビット線Ｂ、Ｂ＃、ＢＬ、ＢＬ＃を介してデー
タの書き込み、読み出しが行われる。なお、第１図に示
したＤＲＡＭと同様に、メモリセル４１．４２に実際に
接続されているのは上記各一対のビット線のうちビット
線Ｂ、ＢＬのみである。センスアンプアレイ＋０５のセ
ンスアンプ１５１ １５２は図示しない駆動信号線によ
って駆動され、それぞれ上記ビット線Ｂ、Ｂ＃間； Ｂ
Ｌ、ＢＬ＃間の電圧を増幅する。なお、センスアンプ１
５１，１５２は、第１図に示したセンスアンプ５１．５
２と異なり、ヒユーズ５１３を有しない通常のものであ
る。ラインデータ記憶回路１０１は、信号φ１１により
制御されるＮＭＯＳトランジスタ１１と、逆並列接続さ
れたインバータ１２および１３と、信号φ１２により同
時に制御されるＮＭＯ９）ランジスタ１４および１５を
備えている。そして、入力信号ＤＩＮで表わされるデー
タをビット線Ｂ、Ｂ＃を介してメモリセル４１に書き込
むと共に、上記入力信号ＤＩＮを反転させた信号ＤＩＮ
＃を上記ビット線選択回路１０２へ出力することができ
る。また、メモリセル４１に書き込まれたデータを期待
値信号Ｅとして読み出し、この信号Ｅを反転させて信号
Ｅ＃となして、上記ビット線選択回路１０２へ出力する
ことができる。ビット線選択回路１０２は、信号φ２１
を受けるアンド回路２１および２２と、このアンド回路
２１．２２の入力端子間に接続されたインバータ２３を
備えている。そして、上記ラインデータ記憶回路１０１
からの信号ＤＩＮ＃または期待値信号Ｅ＃を受けて、各
信号Ｄ Ｔ Ｎ＃。 Ｅ＃のレベルの高低に応じて、上記メモリセル４２のビ
ット線ＢＬまたはＢＬ＃を選択する一対の選択信号Ｓお
よびＳ＃を出力する。出力判定回路１０３は、電源（Ｈ
レベル）と出力線ＤＯＵＴとの間に接続され信号φ３２
によりオンオフ制御されるＰＭＯ３＋・ランノスタ３２
と、出力線ＤＯＵＴとグランドとの間に接続されたＮＭ
ＯＳトランジスタ３５を備えている。ＮＭＯＳトランジ
スタ３５のゲートにはＮＭＯＳトランジスタ３６の一方
の端子が接続され、このＮＭＯＳトランジスタ３６の他
方の端子は一対のＮＭＯＳトランジスタ３３．３４を介
してビット線ＢＬ、ＢＬ＃に並列に接続されている。ま
た、上記ＮＭｏ５トランジスタ３５のゲートとグランド
との間にＮＭＯＳトランジスタ３１が接続されている。 上記ＮＭＯＳトランノスタ３３，３４はそれぞれ上記ビ
ット線選択回路１０２からの選択信号Ｓ、Ｓ＃により制
御され、また、ＮＭＯＳトランジスタ３１は信号φ３１
により制御される。一方、ＮＭＯＳトランジスタ３５は
第７図に示す制御回路６からの信号φ３６により制御さ
れる。制御回路６は、電源（Ｈレベル）とグランドとの
間に直列に接続されたＰＭＯＳトランジスタ６１．フユ
ーズ６３およびＮＭＯＳトランジスタ６２と、このＰＭ
ＯＳトランノスタ６１とフユーズ６３との接続点に接続
されたインバータ６４とからなっている。ＰＭＯＳトラ
ンジスタ６１とＮＭＯＳトランジスタ６３は、このＤＲ
ＡＭがプリチャージ状態にあるときＬレベル、動作を開
始したときＨレベルをとる同一の信号φ６１により制御
される。ヒユーズ６３が切断されていない場合は、プリ
チャージ状態のときＰＭＯＳトランジスタ６１がオン
ＮＭＯＳトランジスタ６２がオフとなってインバータ６
４を介して信号φ３６がＬレベルになる一方、動作を開
始したときＰＭＯＳトランノスタ６１がオフ ＮＭＯＳ
）ランンスタ６２がオンとなって信号φ３６がＨレベル
となる。ヒユーズ６３が切断されている場合は信号φ３
６は常にＬレベルに保たれる。 したがって、第６図に示すＮＭＯＳトランジスタ３６は
、ヒユーズ６３が切断されていない場合はプリチャージ
状態のときオフする一方、動作を開始したときオンする
。一方、ヒユーズ６３が切断されている場合、常にオフ
状態となる。 このＤＲＡＭは、第２図に示したのと同一の動作タイミ
ングに基づいて次のように動作する。 まず、書き込み動作について説明する。 プリチャージ状態（第２図に示す動作タイミングにおけ
る左端の状＊３）ではビット線Ｂ、Ｂ＃・ＢＬ、ＢＬ＃
；・はいずれも１／２Ｖｃｃレベルに充電される。そし
て、信号φ２１がＬレベルであり、ビット線選択回路１
０２のアンド回路２１．２２の出力はいずれもＬレベル
、したがって、出力判定回路１０３のＮＭＯＳトランジ
スタ３３３４はいずれも非導通状態となっている。また
、信号φ３１はＨレベル、信号φ３２はＬレベルになっ
ている。信号φ３２を受けてＰＭＯ５Ｉ−ランジスタ３
２がオンし、出力線ＤＯＵＴはＨレベルに充電されてい
る。さらに、上に述べたように信号φ３６はＬレベルに
なっており、ＮＭＯＳトランジスタ３６はオフしている
。 書き込み動作に入ると、入力信号ＤＩＮには、入力デー
タに対応してＨまたはＬレベルが与えられる。そして、
信号φ］１が立ち上かって、ラインデータ記憶回路１０
１のＮＭＯＳトランジスタＩＩが導通状態となり、上記
入力信号ＤＩＮはインバータ１２および１３によってラ
ッチされる。 その後、信号φ２】がＨ状態に立ち上がると、入力信号
ＤＩＮがＨレベルすなわちＤＩＮ＃がＬＬノベルの場合
、選択信号Ｓ、Ｓ＃はそれぞれＬレベル、Ｈレベルとな
る。これにより、ＮＭＯＳ）ランジスタ３４が導通状態
となる。したがって、Ｈレベルとなった信号φ３６を受
けてオンしているＮＭＯＳトランジスタ３６およびプリ
チャージ状態の時からオンしているＮＭＯＳ）ランノス
タ３１を通してビット線ＢＬ＃がＧＮＤレベルへ引き落
とされる。一方、ＮＭＯＳトランジスタ３３は非導通状
態であるため、ビット線ＢＬは元のプリチャージ状態の
レベルのままとなっている。これに対して、入力信号Ｄ
ＩＮがＬレベルすなわち信号ＤＩＮ＃がＨレベルの場合
、選択信号Ｓ、Ｓ＃はそれぞれＨレベル、Ｌレベルとな
る。したがって、ＮＭＯＳ）ランジスタ３３が導通状態
となってピント線ＢＬかＧＮＤレベルに引き落とされる
。 一方、ＮＭＯＳトランジスタ３４は非導通状態であるた
め、ヒツト線ＢＬ＃は元のプリチャージ状態のレベルの
ままとなっている。 このようなメモリセル４２側の動作と並行して、メモリ
セル４１側では信号φ１２が立ち上げられ、ラインデー
タ記憶回路１のＮＭＯＳトランジスタ１４１５が導通状
態となり、入力データがビット線Ｂ、Ｂ＃に書き込まれ
る。なお、入力信号ＤＩＮがＨレベルの場合、ビット線
Ｂ、Ｂ＃はそれぞれＨレベル、Ｌレベルとなり、入力信
号ＤＩＮがＬレベルの場合、上記ビット線Ｂ、Ｂ＃はそ
れぞれＬレベル、Ｈレベルとなる。ワード線ＷＬが立ち
上げられた後、センスアンプアレイ１０５のセンスアン
プ１５１，１５２が駆動されて、ビット線対Ｂ、Ｂ＃、
ビット線対ＢＬ、ＢＬ＃のレベルはメモリセル４１，４
２に書き込まれるのに十分なレベルにまで増幅される。 最後にワード線ＷＬを立ち下げられ、メモリセル４１．
４２への書き込み動作が終了する。このようにして、各
一対のビット線Ｂ、Ｂ＃： ＢＬ、ＢＬ＃を介してメモ
リセル４１ ４２． に同一のデータか同時に書き込
まれる。 次に、読み出し動作および判定動作について説明する。 読み出し動作に入ると、第２図に示すように、ワード線
ＷＬが立ち上げられ、センスアンプ１５１．１５２が駆
動されて、メモリセル４１．４２に書き込まれたデータ
がピット線対Ｂ、Ｂ＃、ビット線対ＢＬ、ＢＬ＃にそれ
ぞれ読み出される。さらに、信号φ１２が立ち上げられ
て、メモリセル４１に書き込まれたデータを表わす期待
値信号Ｅがこれを反転させた信号Ｅ＃としてビット線選
択回路２へ出力される。そして、判定動作に入るとき、
信号φ３１がＬレベル、信号φ３２がＨレベルになった
後、信号φ２１が立ち上げられる。 ここで、メモリセル４１に書き込まれた人力データが論
理“１′の場合、期待値信号ＥがＨレベルすなわち信号
Ｅ＃かＬレベルとなる。このとき、選択信号Ｓ、Ｓ＃は
それぞれＬレベル、Ｈレベルとなる。したがって、出力
判定回路１０３のＮＭＯＳ）ランジスタ３４か導通し、
オン状態のＮＭＯＳトランジスタ３５を通してビット線
ＢＬ＃のレベルがＮＭＯＳトランジスタ３５のゲートに
入力される。もし、メモリセル４２の読み出しが正常に
行われたとすれば、データ線ＢＬ＃はＬレベルとなって
いるはずである。データ線ＢＬ＃がＬレベルのとき、Ｎ
ＭＯＳトランジスタ３５はゲートにＬレベルが与えられ
ることになり、非導通のままとなる。したがって、出力
線ＤＯＵＴには一致を表わすＨレベルが出力される。こ
れに対して、メモリセル４２の読み出しが誤まりであっ
たときは、データ線ＢＬ＃はＨレベルとなっている。し
たがって、ＮＭＯＳ）ランジスタ３５は導通して、出力
線ＤＯＵＴには不一致を表わすＬレベルが出力される。 一方、メモリセル４１に書き込まれたデータが論理“０
”の場合、期待値信号ＥがＬレベルすなわち信号Ｅ＃が
Ｈレベルとなる。このとき、選択信号Ｓ、Ｓ＃はそれぞ
れＨレベル、Ｌレベルとなる。 したがって、出力判定回路１０３のＮＭｏ５トランジス
タ３３が導通し、オン状態のＮＭＯ３Ｉ−ランンスタ３
６を通してビット線ＢＬのレベルがＮＭＯＳトランジス
タ３５のゲートに入力される。 もし、メモリセル４２の読み出しか正常に行われたとす
れば、データ線ＢＬはＬレベルとなっているはずである
。データ線ＢＬがＬレベルのとき、ＮＭＯＳトランジス
タ３５はゲートにＬレベルか与えられることになり、非
導通のままとなる。したがって、出力線ＤＯＵＴには一
致を表わすＨレベルが出力される。これに対して、メモ
リセル４２の読み出しが誤まりであったときは、データ
線ＢＬはＨレベルとなっている。ＮＭＯＳ）ランノスタ
３５は導通して、出力線ＤＯｔＪＴには不一致を表わす
Ｌレベルが出力される。 このようにして、このＤＲＡＭは、メモリセル４１．４
２に同時に書き込まれた同一人力データが論理レベル“
Ｏ”、“ビのいずれの場合であっても、上記メモリセル
４２の読み出しが正常に行われたとき一致を表わす信号
を出力し、上記メモリセル４２の読み出しか誤まりであ
ったとき不一致を表わす信号を出力する。そして、上記
ワード線ＷＬによって同時に選択される図示しない他の
メモリセルごとに出力判定回路＋０３のＮＭＯＳトラン
ジスタ３３．３４．３５および３６を設けて同時に動作
させることによって、１行分のメモリセルを同時にテス
トすることができる。したがって、動作テストを高速に
行うことができる。 また、このＤＲＡＭは、１行分のメモリセルのうち、例
えば上記メモリセル４２の読み出しが誤りであったとき
、メモリセル４２の信号を出力線ＤＯＵＴに伝えるＮＭ
ＯＳトランジスタ３５を常にオフ状態にすることができ
る。すなわち、上記ＮＭＯＳトランジスタ３６を制御す
る第７図に示した制御回路１０６のフユーズ６３を切断
することによって、ＮＭＯＳトランジスタ３６を常にオ
フ状態に保ち、ＮＭＯ５）ランノスタ３５がオンしない
ようにすることができる。したが、って、上記ヒント線
（不良ピント線Ｂ Ｌ 、 Ｂ Ｌ ＃を出力線ＤＯＵ
Ｔから切り離すことができる。したがって、不良ヒント
線か存在しても、悪影響を受けることなく読み出し動作
や判定動作を行うことができる。 なお、上記制御回路＋０６に代えて、第８図に示すよう
に、制御回路１０７を備えても良い。この制御回路＋０
７は、電源（Ｈレベル）とグランドとの間に直列に接続
されたヒユーズ７１およびＮＭＯＳトランジスタ７４を
備えると共に、電源（Ｈレベル）と上記ＮＭＯＳトラン
ジスタ７４のゲートとの間に接続されたＰＭＯＳキャパ
シタ７３を備えている。上記ヒユーズ７１とＮＭＯ８）
ランジスタフ４との接続点７２と、上記ＰＭＣＩＳキャ
パシタ７３とＮＭＯＳトランジスタ７４のゲートとの接
続点７７との間にインバータ７５を接続し、さらに、こ
の接続点７７にインバータ７６を接続している。この制
御回路１０７のヒユーズ７１は、上記ヒユーズ６１と同
様に、上記ヒツト線Ｂ、Ｂ＃、ＢＬ、ＢＬ、＃：・・・
のうちに不良ビット線がないときは切断されず、不良ピ
ント線があったときに切断される。ヒユーズ７Ｉが切断
されていなけれよ、電源投入後は接続点７２がＨレベル
となり、インバータ７５．７６を介して信号φ３６がＨ
レベルとなって、第６図に示し１ニＮＭＯ９）ランノス
タ３６が常にオン状態となる。逆に、ヒユーズ７１か切
断されていれば、電源投入後はＮＭＯＳトランジスタ３
６か常にオフ状態となる。したがって、このＤＲＡＭは
、制御回路１０６を備えた場合と同様に、ビット線Ｂ、
Ｂ＃；ＢＬ、ＢＬ＃；のうちに不良ビット線があったと
しても、悪影響を受することなく読み出し動作や判定動
作を行うことができる。 また、上記メモリセル４１．４２は、相補に動作する各
一対のビット線Ｅ、Ｂ＃＋ ＢＬ ＢＬ＃のうちそれぞ
れ一方のビット線Ｂ、ＢＬのみと接続されているものと
したが、これに限られるものではなく、第４図または第
５図に示したように、ビット線ＢＬ、ＢＬ＃の双方に接
続されているメモリセルＭにも適用することができる。
以上より明らかなように、第１の発明の半導体記憶装置
は、相補に動作する各一対のビット線を介して複数のメ
モリセルに並行に同一のデータを書き込み、上記各メモ
リセルに書き込まれＴこデータを表わす信号を上記各一
対のビット線ごとに設けられた複数のセンス増幅器によ
って上記各一対のビット線上で増幅し、増幅した信号を
出力して並行に各データを読み出し可能な半導体記憶装
置であって、特定なメモリセルに書き込まれたデータを
表わす期待値信号をこのメモリセルにつながるヒツト線
を介して出力するラインデータ記憶回路と、上記ライン
データ記憶回路から上記期待値信号を受けて、この期待
値信号のレベルの高低に応じて、上記メモリセル以外の
他のメモリセルの一対のビット線のうち一方または他方
のビット線を選択するビット線選択回路と、上記特定の
メモリセルと並行して上記他のメモリセルに書き込まれ
、上記特定のメモリセルに書き込れた期待値信号と同一
のデータを表わすべき信号を、上記期待値信号が高レベ
ルのとき上記ピント線選択回路によって選択された一方
のビット線を介して検出する一方、上記期待値信号が低
レベルのとき上記ピント線選択回路によって選択された
他方のヒツト線を介して検出して、上記信号と上記期待
値信号との一致または不一致を表わす信号を出力する出
力判定回路を備えているので、１行分のメモリセルを並
列にテストでき、したがって、動作テストを高速に行う
ことができる。また、上記センス増幅器の動作を不能に
できるヒユーズを備えているので、仮に不良ビット線が
あったとしても、このヒユーズを切断することにより悪
影響を受けることなく読み出し動作や判定動作を行うこ
とができる。 また、第２の発明の半導体記憶装置は、第１の発明の半
導体記憶装置と同様に、相補に動作する各一対のビット
線を介して複数のメモリセルに並行に同一のデータを書
き込み、上記各メモリセルに書き込まれたデータを表わ
す信号を上記各一対のビット線ごとに設けられた複数の
センス増幅器によって上記各一対のビット線上で増幅し
、増幅した信号を出力して並行に各データを読み出し可
能な半導体記憶装置であって、特定なメモリセルに書き
込まれたデータを表わす期待値信号をこのメモリセルに
つながるビット線を介して出力するラインデータ記憶回
路と、上記ラインデータ記憶回路から上記期待値信号を
受けて、この期待値信号のレベルの高低に応じて、上記
メモリセル以外の他のメモリセルの一対のヒツト線のう
ち一方または他方のヒツト線を選択するヒツト線選択回
路と、上記特定のメモリセルと並行して上記他のメモリ
セルに書き込まれ、上記特定のメモリセルに書き込れた
期待値信号と同一のデータを表わすべき信号を、上記期
待値信号が高レベルのとき上記ビット線選択回路によっ
て選択された一方のビット線を介して検出する一方、上
記期待値信号が低レベルのとき上記ビット線選択回路に
よって選択された他方のビット線を介して検出して、上
記信号と上記期待値信号との一致または不一致を表わす
信号を出力する出力判定回路とを備えているので、１行
分のメモリセルを並列にテストでき、したがって、動作
テストを高速に行うことができる。 また、上記他のメモリセルの一対のヒント線と上記出力
判定回路の出力端子とを導通または電気的に分離可能な
トランジスタと、上記出力判定回路が上記一致を表わす
信号を出力したとき上記トランジスタをオンさせる一方
、上記出力判定回路が上記不一致を表わす信号を出力し
たとき上記トランジスタをオフさせる制御回路とを備え
ているので、仮に不良ビット線があったとしても、悪影
響を受けることなく読み出し動作や判定動作を行うこと
ができる。
は、相補に動作する各一対のビット線を介して複数のメ
モリセルに並行に同一のデータを書き込み、上記各メモ
リセルに書き込まれＴこデータを表わす信号を上記各一
対のビット線ごとに設けられた複数のセンス増幅器によ
って上記各一対のビット線上で増幅し、増幅した信号を
出力して並行に各データを読み出し可能な半導体記憶装
置であって、特定なメモリセルに書き込まれたデータを
表わす期待値信号をこのメモリセルにつながるヒツト線
を介して出力するラインデータ記憶回路と、上記ライン
データ記憶回路から上記期待値信号を受けて、この期待
値信号のレベルの高低に応じて、上記メモリセル以外の
他のメモリセルの一対のビット線のうち一方または他方
のビット線を選択するビット線選択回路と、上記特定の
メモリセルと並行して上記他のメモリセルに書き込まれ
、上記特定のメモリセルに書き込れた期待値信号と同一
のデータを表わすべき信号を、上記期待値信号が高レベ
ルのとき上記ピント線選択回路によって選択された一方
のビット線を介して検出する一方、上記期待値信号が低
レベルのとき上記ピント線選択回路によって選択された
他方のヒツト線を介して検出して、上記信号と上記期待
値信号との一致または不一致を表わす信号を出力する出
力判定回路を備えているので、１行分のメモリセルを並
列にテストでき、したがって、動作テストを高速に行う
ことができる。また、上記センス増幅器の動作を不能に
できるヒユーズを備えているので、仮に不良ビット線が
あったとしても、このヒユーズを切断することにより悪
影響を受けることなく読み出し動作や判定動作を行うこ
とができる。 また、第２の発明の半導体記憶装置は、第１の発明の半
導体記憶装置と同様に、相補に動作する各一対のビット
線を介して複数のメモリセルに並行に同一のデータを書
き込み、上記各メモリセルに書き込まれたデータを表わ
す信号を上記各一対のビット線ごとに設けられた複数の
センス増幅器によって上記各一対のビット線上で増幅し
、増幅した信号を出力して並行に各データを読み出し可
能な半導体記憶装置であって、特定なメモリセルに書き
込まれたデータを表わす期待値信号をこのメモリセルに
つながるビット線を介して出力するラインデータ記憶回
路と、上記ラインデータ記憶回路から上記期待値信号を
受けて、この期待値信号のレベルの高低に応じて、上記
メモリセル以外の他のメモリセルの一対のヒツト線のう
ち一方または他方のヒツト線を選択するヒツト線選択回
路と、上記特定のメモリセルと並行して上記他のメモリ
セルに書き込まれ、上記特定のメモリセルに書き込れた
期待値信号と同一のデータを表わすべき信号を、上記期
待値信号が高レベルのとき上記ビット線選択回路によっ
て選択された一方のビット線を介して検出する一方、上
記期待値信号が低レベルのとき上記ビット線選択回路に
よって選択された他方のビット線を介して検出して、上
記信号と上記期待値信号との一致または不一致を表わす
信号を出力する出力判定回路とを備えているので、１行
分のメモリセルを並列にテストでき、したがって、動作
テストを高速に行うことができる。 また、上記他のメモリセルの一対のヒント線と上記出力
判定回路の出力端子とを導通または電気的に分離可能な
トランジスタと、上記出力判定回路が上記一致を表わす
信号を出力したとき上記トランジスタをオンさせる一方
、上記出力判定回路が上記不一致を表わす信号を出力し
たとき上記トランジスタをオフさせる制御回路とを備え
ているので、仮に不良ビット線があったとしても、悪影
響を受けることなく読み出し動作や判定動作を行うこと
ができる。
第１図は第１の発明の半導体記憶装置の一実施例のＤＲ
ＡＭを示す図、第２図は上記ＤＲＡＭの動作タイミング
を示す図、第３図、第４図、第５図はそれぞれメモリセ
ルがビット線に接続される状態を示す図、第６図および
第７図は第２の発明の半導体記憶装置の一実施例のＤＲ
ＡＭを示す図、第８図は上記ＤＲＡＭの制御回路の変形
例を示す図である。 １．１０１・・ラインデータ記憶回路、２．１０２・・
・ビット線選択回路、 ３．１０３・・・出力判定回路、 ４１０４・・メモリセルアレイ、 ５．１０５ センスアンプアレイ、 ３６・・・ＮＭＯＳトランジスタ、 ４１４２・・メモリセル、 ５］ ５２ １５１ １５２・・センスアンプ、６１
７１ ５１３ ・フユーズ、 Ｂ Ｂ＃ ＢＬ ＢＬ＃・・ビット線。
ＡＭを示す図、第２図は上記ＤＲＡＭの動作タイミング
を示す図、第３図、第４図、第５図はそれぞれメモリセ
ルがビット線に接続される状態を示す図、第６図および
第７図は第２の発明の半導体記憶装置の一実施例のＤＲ
ＡＭを示す図、第８図は上記ＤＲＡＭの制御回路の変形
例を示す図である。 １．１０１・・ラインデータ記憶回路、２．１０２・・
・ビット線選択回路、 ３．１０３・・・出力判定回路、 ４１０４・・メモリセルアレイ、 ５．１０５ センスアンプアレイ、 ３６・・・ＮＭＯＳトランジスタ、 ４１４２・・メモリセル、 ５］ ５２ １５１ １５２・・センスアンプ、６１
７１ ５１３ ・フユーズ、 Ｂ Ｂ＃ ＢＬ ＢＬ＃・・ビット線。
Claims (2)
- （１）相補に動作する各一対のビット線を介して複数の
メモリセルに並行に同一のデータを書き込み、上記各メ
モリセルに書き込まれたデータを表わす信号を上記各一
対のビット線ごとに設けられた複数のセンス増幅器によ
って上記各一対のビット線上で増幅し、増幅した信号を
出力して並行に各データを読み出し可能な半導体記憶装
置であって、 特定なメモリセルに書き込まれたデータを表わす期待値
信号をこのメモリセルにつながるビット線を介して出力
するラインデータ記憶回路と、上記ラインデータ記憶回
路から上記期待値信号を受けて、この期待値信号のレベ
ルの高低に応じて、上記メモリセル以外の他のメモリセ
ルの一対のビット線のうち一方または他方のビット線を
選択するビット線選択回路と、 上記特定のメモリセルと並行して上記他のメモリセルに
書き込まれ、上記特定のメモリセルに書き込れた期待値
信号と同一のデータを表わすべき信号を、上記期待値信
号が高レベルのとき上記ビット線選択回路によって選択
された一方のビット線を介して検出する一方、上記期待
値信号が低レベルのとき上記ビット線選択回路によって
選択された他方のビット線を介して検出して、上記信号
と上記期待値信号との一致または不一致を表わす信号を
出力する出力判定回路と、 上記各センス増幅器とこれらのセンス増幅器を駆動する
駆動信号線との間にそれぞれ設けられ、上記センス増幅
器の動作を不能にできるヒューズを備えたことを特徴と
する半導体記憶装置。 - （２）相補に動作する各一対のビット線を介して複数の
メモリセルに並行に同一のデータを書き込み、上記各メ
モリセルに書き込まれたデータを表わす信号を上記各一
対のビット線ごとに設けられた複数のセンス増幅器によ
って上記各一対のビット線上で増幅し、増幅した信号を
出力して並行に各データを読み出し可能な半導体記憶装
置であって、 特定なメモリセルに書き込まれたデータを表わす期待値
信号をこのメモリセルにつながるビット線を介して出力
するラインデータ記憶回路と、上記ラインデータ記憶回
路から上記期待値信号を受けて、この期待値信号のレベ
ルの高低に応じて、上記メモリセル以外の他のメモリセ
ルの一対のビット線のうち一方または他方のビット線を
選択するビット線選択回路と、 上記特定のメモリセルと並行して上記他のメモリセルに
書き込まれ、上記特定のメモリセルに書き込れた期待値
信号と同一のデータを表わすべき信号を、上記期待値信
号が高レベルのとき上記ビット線選択回路によって選択
された一方のビット線を介して検出する一方、上記期待
値信号が低レベルのとき上記ビット線選択回路によって
選択された他方のビット線を介して検出して、上記信号
と上記期待値信号との一致または不一致を表わす信号を
出力する出力判定回路と、 上記他のメモリセルの一対のビット線と上記出力判定回
路の出力端子とを導通または電気的に分離可能なトラン
ジスタと、 上記出力判定回路が上記一致を表わす信号を出力したと
き上記トランジスタをオンさせる一方、上記出力判定回
路が上記不一致を表わす信号を出力したとき上記トラン
ジスタをオフさせる制御回路とを備えたことを特徴とす
る半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139127A JPH0432100A (ja) | 1990-05-29 | 1990-05-29 | 半導体記憶装置 |
| US07/616,923 US5185722A (en) | 1989-11-22 | 1990-11-21 | Semiconductor memory device having a memory test circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2139127A JPH0432100A (ja) | 1990-05-29 | 1990-05-29 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0432100A true JPH0432100A (ja) | 1992-02-04 |
Family
ID=15238149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2139127A Pending JPH0432100A (ja) | 1989-11-22 | 1990-05-29 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432100A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133297A (ja) * | 1987-08-21 | 1989-05-25 | Nippon Telegr & Teleph Corp <Ntt> | 冗長構成半導体メモリ |
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
-
1990
- 1990-05-29 JP JP2139127A patent/JPH0432100A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01133297A (ja) * | 1987-08-21 | 1989-05-25 | Nippon Telegr & Teleph Corp <Ntt> | 冗長構成半導体メモリ |
| JPH0223592A (ja) * | 1988-07-12 | 1990-01-25 | Mitsubishi Electric Corp | 半導体装置 |
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