JPH04321237A - 電界効果型トランジスタの製造方法 - Google Patents
電界効果型トランジスタの製造方法Info
- Publication number
- JPH04321237A JPH04321237A JP11543491A JP11543491A JPH04321237A JP H04321237 A JPH04321237 A JP H04321237A JP 11543491 A JP11543491 A JP 11543491A JP 11543491 A JP11543491 A JP 11543491A JP H04321237 A JPH04321237 A JP H04321237A
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- Japan
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- channel layer
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- mesa
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はキャリア供給層及びチャ
ネル層を有してなる電界効果型トランジスタの製造方法
に関し、特に高電子移動度トランジスタの如きトランジ
スタの製造方法に関する。
ネル層を有してなる電界効果型トランジスタの製造方法
に関し、特に高電子移動度トランジスタの如きトランジ
スタの製造方法に関する。
【０００２】
【従来の技術】化合物半導体を用いた超高速トランジス
タは、一般にシリコンに比べてその電子移動度が高く、
その応用範囲を拡げつつあり、このような超高速トラン
ジスタの１つとして、ヘテロ界面に生ずる２次元電子ガ
ス（２ＤＥＧ）を利用する高電子移動度トランジスタ（
ＨＥＭＴ）系のデバイスが知られている。
タは、一般にシリコンに比べてその電子移動度が高く、
その応用範囲を拡げつつあり、このような超高速トラン
ジスタの１つとして、ヘテロ界面に生ずる２次元電子ガ
ス（２ＤＥＧ）を利用する高電子移動度トランジスタ（
ＨＥＭＴ）系のデバイスが知られている。
【０００３】図７は一般的な従来の高電子移動度トラン
ジスタの要部斜視図であり、化合物半導体基板７１上に
、チャネル層及び電子供給層等からなる積層膜７２が所
要のメサ状のパターンに形成されている。その積層膜７
２の両端は矩形状に拡げられ、オーミック電極７３，７
３が形成されている。この電極間の部分には、ショット
キー電極であるゲートメタル７４が配線されており、こ
のゲートメタル７４に印加するゲート電圧の変化に応じ
てソース・ドレイン間の電流が変化する。
ジスタの要部斜視図であり、化合物半導体基板７１上に
、チャネル層及び電子供給層等からなる積層膜７２が所
要のメサ状のパターンに形成されている。その積層膜７
２の両端は矩形状に拡げられ、オーミック電極７３，７
３が形成されている。この電極間の部分には、ショット
キー電極であるゲートメタル７４が配線されており、こ
のゲートメタル７４に印加するゲート電圧の変化に応じ
てソース・ドレイン間の電流が変化する。
【０００４】図８はゲート配線部の断面を示す。基板を
ＩｎＰ基板８１とし、ゲートメタル８５の下部には、メ
サエッチングされたバッファ層８２，チャネル層８３，
電子供給層８４が積層されており、チャネル層８３は例
えばＧａＩｎＡｓ、電子供給層８４は例えばｎ−ＡｌＩ
ｎＡｓである。ＧａＩｎＡｓ層をチャネル層とすること
で、移動度が高くなり、トランジスタの高速動作が実現
される。
ＩｎＰ基板８１とし、ゲートメタル８５の下部には、メ
サエッチングされたバッファ層８２，チャネル層８３，
電子供給層８４が積層されており、チャネル層８３は例
えばＧａＩｎＡｓ、電子供給層８４は例えばｎ−ＡｌＩ
ｎＡｓである。ＧａＩｎＡｓ層をチャネル層とすること
で、移動度が高くなり、トランジスタの高速動作が実現
される。
【０００５】
【発明が解決しようとする課題】図７のメサエッチング
された活性領域において、ゲートメタル７４はゲート幅
Ｗに亘って被着される必要がある。そして、図８に示す
ように、リソグラフィーの精度上、ゲートメタル８５は
通常メサの両側部８６，８６に接するように形成される
。
された活性領域において、ゲートメタル７４はゲート幅
Ｗに亘って被着される必要がある。そして、図８に示す
ように、リソグラフィーの精度上、ゲートメタル８５は
通常メサの両側部８６，８６に接するように形成される
。
【０００６】ところが、高速用のＧａＩｎＡｓ層をチャ
ネル層とする高電子移動度トランジスタでは、ＧａＩｎ
Ａｓ層とゲートメタル間のショットキーバリアが低くな
るため、リーク電流が発生する。リーク電流が大きい場
合、トランジスタの動作特性が劣化することは言うまで
もない。
ネル層とする高電子移動度トランジスタでは、ＧａＩｎ
Ａｓ層とゲートメタル間のショットキーバリアが低くな
るため、リーク電流が発生する。リーク電流が大きい場
合、トランジスタの動作特性が劣化することは言うまで
もない。
【０００７】リーク電流を低減するために、メサの両側
部にＳｉＯ２ やＳｉ３ Ｎ４ などの絶縁膜のサイド
ウォールを形成する方法も考えられるが、ＣＶＤにより
形成された絶縁膜の表面にリークパスが発生し易くなり
、ポリイミドの如き有機物では工程上容易に作ることが
できない。またゲートメタルの蒸着方向を斜め方向では
なく垂直方向に限定することも考えられるが、結局、リ
ーク電流が抑えられるか否かが不安定であり、実用的で
はない。
部にＳｉＯ２ やＳｉ３ Ｎ４ などの絶縁膜のサイド
ウォールを形成する方法も考えられるが、ＣＶＤにより
形成された絶縁膜の表面にリークパスが発生し易くなり
、ポリイミドの如き有機物では工程上容易に作ることが
できない。またゲートメタルの蒸着方向を斜め方向では
なく垂直方向に限定することも考えられるが、結局、リ
ーク電流が抑えられるか否かが不安定であり、実用的で
はない。
【０００８】そこで、本発明は上述の技術的な課題に鑑
み、リーク電流の発生を確実に抑制するような電界効果
型トランジスタの製造方法の提供を目的とする。
み、リーク電流の発生を確実に抑制するような電界効果
型トランジスタの製造方法の提供を目的とする。
【０００９】
【課題を解決するための手段】上述の目的を達成するた
め、本発明の電界効果型トランジスタの製造方法では基
体上にチャネル層及びキャリア供給層を形成し、チャネ
ル層にオーバーハングが生ずるように前記チャネル層を
エッチングし、次いでゲート配線を形成することを特徴
とする。
め、本発明の電界効果型トランジスタの製造方法では基
体上にチャネル層及びキャリア供給層を形成し、チャネ
ル層にオーバーハングが生ずるように前記チャネル層を
エッチングし、次いでゲート配線を形成することを特徴
とする。
【００１０】
【作用】チャネル層にオーバーハングが生ずるように前
記チャネル層をエッチングすることで、メサの側面部に
は空洞の凹部が形成される。従って、ゲート配線を行っ
ても、チャネル層とゲート配線が直接接触することがな
く、リーク電流が抑制されることになる。
記チャネル層をエッチングすることで、メサの側面部に
は空洞の凹部が形成される。従って、ゲート配線を行っ
ても、チャネル層とゲート配線が直接接触することがな
く、リーク電流が抑制されることになる。
【００１１】
【実施例】本発明の好適な実施例を図面を参照しながら
説明する。
説明する。
【００１２】〔第１の実施例〕本実施例は、半絶縁性の
ＩｎＰ基板を用いた高電子移動度トランジスタの製造方
法である。以下、本実施例をその工程に従って説明する
。
ＩｎＰ基板を用いた高電子移動度トランジスタの製造方
法である。以下、本実施例をその工程に従って説明する
。
【００１３】まず、図１に示すように、半絶縁性ＩｎＰ
基板１上にチャネル層としてのノンドープＧａＩｎＡｓ
層２が積層され、そのノンドープＧａＩｎＡｓ層２上に
電子供給層としてのｎ−ＡｌＩｎＡｓ層３が積層されて
いる。これらノンドープＧａＩｎＡｓ層２及びｎ−Ａｌ
ＩｎＡｓ層３は、それぞれＭＯＣＶＤ法若しくはＭＢＥ
法によりエピタキシャル成長される。一例として、ノン
ドープＧａＩｎＡｓ層２は膜厚が２０００Å程度、ｎ−
ＡｌＩｎＡｓ層３は膜厚が１０００Å程度である。ｎ−
ＡｌＩｎＡｓ層３上には、ＧａＩｎＡｓのキャップ層４
が２０Å程度の薄膜で形成される。なお、ノンドープＧ
ａＩｎＡｓ層２とＩｎＰ基板１の間には、ノンドープＡ
ｌＩｎＡｓ層の如きバッファ層を介在させることができ
る。
基板１上にチャネル層としてのノンドープＧａＩｎＡｓ
層２が積層され、そのノンドープＧａＩｎＡｓ層２上に
電子供給層としてのｎ−ＡｌＩｎＡｓ層３が積層されて
いる。これらノンドープＧａＩｎＡｓ層２及びｎ−Ａｌ
ＩｎＡｓ層３は、それぞれＭＯＣＶＤ法若しくはＭＢＥ
法によりエピタキシャル成長される。一例として、ノン
ドープＧａＩｎＡｓ層２は膜厚が２０００Å程度、ｎ−
ＡｌＩｎＡｓ層３は膜厚が１０００Å程度である。ｎ−
ＡｌＩｎＡｓ層３上には、ＧａＩｎＡｓのキャップ層４
が２０Å程度の薄膜で形成される。なお、ノンドープＧ
ａＩｎＡｓ層２とＩｎＰ基板１の間には、ノンドープＡ
ｌＩｎＡｓ層の如きバッファ層を介在させることができ
る。
【００１４】次に、全面にフォトレジストを形成し、こ
のフォトレジストを選択的に露光し、露光後に現像する
。この現像によって活性領域のみにゲート幅Ｗのレジス
ト層５が残される。レジストパターンの形成後、そのレ
ジスト層５をマスクとして無選択エッチャントでパター
ニングを行う。このエッチャントは、例えばＨ３ ＰＯ
４ ：Ｈ２ Ｏ２ （３０％）：Ｈ２ Ｏが３：１：５
０となるような溶液であり、温度２０℃、時間５分の条
件でエッチングする。このパターニングにより、活性領
域以外では半絶縁性ＩｎＰ基板１が露出するように各層
２〜４が削られ、図２に示すような活性領域のメサが得
られる。
のフォトレジストを選択的に露光し、露光後に現像する
。この現像によって活性領域のみにゲート幅Ｗのレジス
ト層５が残される。レジストパターンの形成後、そのレ
ジスト層５をマスクとして無選択エッチャントでパター
ニングを行う。このエッチャントは、例えばＨ３ ＰＯ
４ ：Ｈ２ Ｏ２ （３０％）：Ｈ２ Ｏが３：１：５
０となるような溶液であり、温度２０℃、時間５分の条
件でエッチングする。このパターニングにより、活性領
域以外では半絶縁性ＩｎＰ基板１が露出するように各層
２〜４が削られ、図２に示すような活性領域のメサが得
られる。
【００１５】次に、レジスト層５を除去せずに、ノンド
ープＧａＩｎＡｓ層２の側壁を選択的にエッチングして
、図３に示すように、オーバーハングとなる空洞の凹部
６を形成する。このようにチャネル層であるノンドープ
ＧａＩｎＡｓ層２の側壁を選択的にエッチングするため
のエッチャントの一例としては、例えば、ＮＨ４ ＯＨ
：Ｈ２ Ｏ２ （３０％）が１：３０となるような溶液
であり、温度４〜３０℃、時間１０分程度の条件でエッ
チングすれば良い。この選択的なエッチングでは、ノン
ドープＧａＩｎＡｓ層２を１２〜１３Å／分の速度でエ
ッチングし、ｎ−ＡｌＩｎＡｓ層３を２〜３Å／分程度
の速度でエッチングし、ノンドープＧａＩｎＡｓ層２の
方がｎ−ＡｌＩｎＡｓ層３よりも速く削られるため、凹
部６がメサの側壁部に整合的に形成される。
ープＧａＩｎＡｓ層２の側壁を選択的にエッチングして
、図３に示すように、オーバーハングとなる空洞の凹部
６を形成する。このようにチャネル層であるノンドープ
ＧａＩｎＡｓ層２の側壁を選択的にエッチングするため
のエッチャントの一例としては、例えば、ＮＨ４ ＯＨ
：Ｈ２ Ｏ２ （３０％）が１：３０となるような溶液
であり、温度４〜３０℃、時間１０分程度の条件でエッ
チングすれば良い。この選択的なエッチングでは、ノン
ドープＧａＩｎＡｓ層２を１２〜１３Å／分の速度でエ
ッチングし、ｎ−ＡｌＩｎＡｓ層３を２〜３Å／分程度
の速度でエッチングし、ノンドープＧａＩｎＡｓ層２の
方がｎ−ＡｌＩｎＡｓ層３よりも速く削られるため、凹
部６がメサの側壁部に整合的に形成される。
【００１６】続いて、アセトン溶液等に全体を浸漬し、
図４に示すように、レジスト層５等を除去する。その結
果、活性領域のメサの側壁に凹部６があり、該側壁にチ
ャネル層であるノンドープＧａＩｎＡｓ層２が面してい
ない活性領域が前記レジストパターンを反映して形成さ
れる。
図４に示すように、レジスト層５等を除去する。その結
果、活性領域のメサの側壁に凹部６があり、該側壁にチ
ャネル層であるノンドープＧａＩｎＡｓ層２が面してい
ない活性領域が前記レジストパターンを反映して形成さ
れる。
【００１７】次に、図５に示すように、微細なパターン
でゲートメタル７を活性領域上に形成する。このゲート
メタル７は活性領域の表面に接続したショットキー電極
となる。そして、このゲートメタル７は、メサの側壁部
からＩｎＰ基板１上に延在されるが、その側壁部ではノ
ンドープＧａＩｎＡｓ層２が凹部６によってオーバーハ
ング状となっており、空洞の凹部６によってゲートメタ
ル７が直接チャネル層であるノンドープＧａＩｎＡｓ層
２に接触することはない。従って、ゲートメタル７とチ
ャネル層の間のリーク電流は低減されることになる。
でゲートメタル７を活性領域上に形成する。このゲート
メタル７は活性領域の表面に接続したショットキー電極
となる。そして、このゲートメタル７は、メサの側壁部
からＩｎＰ基板１上に延在されるが、その側壁部ではノ
ンドープＧａＩｎＡｓ層２が凹部６によってオーバーハ
ング状となっており、空洞の凹部６によってゲートメタ
ル７が直接チャネル層であるノンドープＧａＩｎＡｓ層
２に接触することはない。従って、ゲートメタル７とチ
ャネル層の間のリーク電流は低減されることになる。
【００１８】このような製造方法で製造された電界効果
型トランジスタは、チャネル層であるＧａＩｎＡｓ層２
のｎ−ＡｌＩｎＡｓ層３側の界面に、２次元電子ガス層
が形成され、極めて高い電子移動度が得られることにな
る。そして、メサの側壁でチャネル層であるＧａＩｎＡ
ｓ層２に凹部６が形成されるため、ゲートメタル７とバ
ンドギャップの小さいＧａＩｎＡｓ層３の直接的な接触
が防止され、リーク電流の増大が抑制されることになる
。
型トランジスタは、チャネル層であるＧａＩｎＡｓ層２
のｎ−ＡｌＩｎＡｓ層３側の界面に、２次元電子ガス層
が形成され、極めて高い電子移動度が得られることにな
る。そして、メサの側壁でチャネル層であるＧａＩｎＡ
ｓ層２に凹部６が形成されるため、ゲートメタル７とバ
ンドギャップの小さいＧａＩｎＡｓ層３の直接的な接触
が防止され、リーク電流の増大が抑制されることになる
。
【００１９】なお、本実施例では、凹部６を形成するた
めのエッチングをメサエッチングのためのエッチングと
使い分けたが、メサエッチング時に同時にチャネル層が
オーバーハングとなるようなエッチングを行っても良い
。
めのエッチングをメサエッチングのためのエッチングと
使い分けたが、メサエッチング時に同時にチャネル層が
オーバーハングとなるようなエッチングを行っても良い
。
【００２０】〔第２の実施例〕本実施例は、ダブルヘテ
ロ構造の高電子移動トランジスタの製造方法の例である
。
ロ構造の高電子移動トランジスタの製造方法の例である
。
【００２１】まず、デバイスの最終的な構造について簡
単に説明すると、図６に示すように、半絶縁性のＩｎＰ
基板１１上にバッファ層であるノンドープＡｌＩｎＡｓ
層１２、下部電子供給層であるｎ−ＡｌＩｎＡｓ層１３
、チャネル層であるＧａＩｎＡｓ層１４、上部電子供給
層であるｎ−ＡｌＩｎＡｓ層１５、ＧａＩｎＡｓからな
るキャップ層１６が積層され、ＡｌＩｎＡｓ層１２から
上部の層はメサエッチングにより加工されている。ゲー
トメタル１７がメサ形状の活性領域上に被着され、さら
に活性領域外にも延在される。このような構造のトラン
ジスタにおいても、チャネル層であるＧａＩｎＡｓ層１
４の側壁部には、凹部１８，１８が形成されオーバーハ
ング状とされる。ゲートメタル１７は、空洞の凹部１８
によって直接ＧａＩｎＡｓ層１４に接することがなく、
このためリーク電流が抑えられることになる。
単に説明すると、図６に示すように、半絶縁性のＩｎＰ
基板１１上にバッファ層であるノンドープＡｌＩｎＡｓ
層１２、下部電子供給層であるｎ−ＡｌＩｎＡｓ層１３
、チャネル層であるＧａＩｎＡｓ層１４、上部電子供給
層であるｎ−ＡｌＩｎＡｓ層１５、ＧａＩｎＡｓからな
るキャップ層１６が積層され、ＡｌＩｎＡｓ層１２から
上部の層はメサエッチングにより加工されている。ゲー
トメタル１７がメサ形状の活性領域上に被着され、さら
に活性領域外にも延在される。このような構造のトラン
ジスタにおいても、チャネル層であるＧａＩｎＡｓ層１
４の側壁部には、凹部１８，１８が形成されオーバーハ
ング状とされる。ゲートメタル１７は、空洞の凹部１８
によって直接ＧａＩｎＡｓ層１４に接することがなく、
このためリーク電流が抑えられることになる。
【００２２】このようなダブルヘテロ構造のトランジス
タは、順にＭＯＣＶＤやＭＢＥ法によって、各層１２〜
１６を積層した後、活性領域のパターニングを行い、続
いてチャネル層であるＧａＩｎＡｓ層１４のみを側壁か
ら選択的にエッチングすれば良い。その選択エッチャン
トとしては、第１の実施例と同様に、ＮＨ４ ＯＨを用
いた溶液等が挙げられる。そして、選択的なエッチング
により凹部１８，１８が形成されたところで、次いでゲ
ート配線を施せばよい。
タは、順にＭＯＣＶＤやＭＢＥ法によって、各層１２〜
１６を積層した後、活性領域のパターニングを行い、続
いてチャネル層であるＧａＩｎＡｓ層１４のみを側壁か
ら選択的にエッチングすれば良い。その選択エッチャン
トとしては、第１の実施例と同様に、ＮＨ４ ＯＨを用
いた溶液等が挙げられる。そして、選択的なエッチング
により凹部１８，１８が形成されたところで、次いでゲ
ート配線を施せばよい。
【００２３】なお、本実施例においても、メサエッチン
グ時に同時にチャネル層を側面からエッチングするよう
なエッチングを行うことができる。
グ時に同時にチャネル層を側面からエッチングするよう
なエッチングを行うことができる。
【００２４】また、本発明の電界効果型トランジスタの
製造方法では、上述のシングルヘテロ構造やダブルヘテ
ロ構造に限定されず、逆ＨＥＭＴやその他の構造のデバ
イスにも適用可能とされる。
製造方法では、上述のシングルヘテロ構造やダブルヘテ
ロ構造に限定されず、逆ＨＥＭＴやその他の構造のデバ
イスにも適用可能とされる。
【００２５】
【発明の効果】本発明の電界効果型トランジスタの製造
方法では、活性領域のパターニングと同時若しくはその
後に、チャネル層がオーバーハング状になるようにエッ
チングされる。このためゲート配線を形成した場合に、
ゲート配線とチャネル層が直接接触することがなくなり
、その結果、リーク電流が低減されることになる。
方法では、活性領域のパターニングと同時若しくはその
後に、チャネル層がオーバーハング状になるようにエッ
チングされる。このためゲート配線を形成した場合に、
ゲート配線とチャネル層が直接接触することがなくなり
、その結果、リーク電流が低減されることになる。
【図１】本発明の電界効果型トランジスタの製造方法の
一例におけるＩｎＰ基板上に各層を積層させた工程まで
の工程断面図
一例におけるＩｎＰ基板上に各層を積層させた工程まで
の工程断面図
【図２】本発明の電界効果型トランジスタの製造方法の
一例におけるレジストパターンの形成及びエッチング工
程までの工程断面図
一例におけるレジストパターンの形成及びエッチング工
程までの工程断面図
【図３】本発明の電界効果型トランジスタの製造方法の
一例におけるチャネル層の選択的なエッチング工程まで
の工程断面図
一例におけるチャネル層の選択的なエッチング工程まで
の工程断面図
【図４】本発明の電界効果型トランジスタの製造方法の
一例におけるレジスト層の除去工程までの工程断面図
一例におけるレジスト層の除去工程までの工程断面図
【
図５】本発明の電界効果型トランジスタの製造方法の一
例におけるゲートメタルの形成工程までの工程断面図
図５】本発明の電界効果型トランジスタの製造方法の一
例におけるゲートメタルの形成工程までの工程断面図
【
図６】本発明の電界効果型トランジスタの製造方法の他
の一例にかかるトランジスタの構造を示す断面図
図６】本発明の電界効果型トランジスタの製造方法の他
の一例にかかるトランジスタの構造を示す断面図
【図７
】従来の電界効果型トランジスタの製造方法の一例にか
かるトランジスタを破断して示す要部斜視図
】従来の電界効果型トランジスタの製造方法の一例にか
かるトランジスタを破断して示す要部斜視図
【図８】従
来の電界効果型トランジスタの製造方法の一例にかかる
トランジスタのゲート電極部分の素子断面図
来の電界効果型トランジスタの製造方法の一例にかかる
トランジスタのゲート電極部分の素子断面図
１，１１…ＩｎＰ基板
２，１４…ノンドープＧａＩｎＡｓ層
３，１３，１５…ｎ−ＡｌＩｎＡｓ層
５…レジスト層
６，１８…凹部
７，１７…ゲートメタル
Claims (1)
- 【請求項１】 基体上にチャネル層及びキャリア供給
層を形成し、チャネル層にオーバーハングが生ずるよう
に前記チャネル層をエッチングし、次いでゲート配線を
形成することを特徴とする電界効果型トランジスタの製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11543491A JPH04321237A (ja) | 1991-04-19 | 1991-04-19 | 電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11543491A JPH04321237A (ja) | 1991-04-19 | 1991-04-19 | 電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04321237A true JPH04321237A (ja) | 1992-11-11 |
Family
ID=14662475
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11543491A Withdrawn JPH04321237A (ja) | 1991-04-19 | 1991-04-19 | 電界効果型トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04321237A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182991A (ja) * | 1991-11-07 | 1993-07-23 | Mitsubishi Electric Corp | ヘテロ接合ｆｅｔ及びその製造方法 |
| JP2018514954A (ja) * | 2015-05-08 | 2018-06-07 | レイセオン カンパニー | ノッチ付きメサを有する電界効果トランジスタ構造 |
-
1991
- 1991-04-19 JP JP11543491A patent/JPH04321237A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05182991A (ja) * | 1991-11-07 | 1993-07-23 | Mitsubishi Electric Corp | ヘテロ接合ｆｅｔ及びその製造方法 |
| JP2018514954A (ja) * | 2015-05-08 | 2018-06-07 | レイセオン カンパニー | ノッチ付きメサを有する電界効果トランジスタ構造 |
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