JPH04321997A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリ装置に関し
、特に、動作マージンが広く、消費電流の少ないデータ
読み出し回路に関する。

【０００２】

【従来の技術】不揮発性半導体メモリ装置として、例え
ば浮遊ゲートと制御ゲートの２層ゲート構造を有するＭ
ＯＳ型電界効果トランジスタ（以下、ＭＯＳＦＥＴとい
う）をメモリ素子とした半導体メモリ装置が知られてい
る。図９はこの種のメモリ素子を示す断面図であり、図
１０はメモリ素子のシンボル図である。図９に示された
メモリ素子はＰ型基板７１上にＮ型のソース・ドレイン
拡散層７２，７３を設け、さらに基板７１上に設けられ
た絶縁層（不図示）で外部から電気的に絶縁された浮遊
ゲート７４と、メモリ素子のスイッチング動作を制御す
るための制御ゲート７５とを備えている。

【０００３】このメモリ素子は浮遊ゲート７４が電気的
に中性状態の時（以下、非書き込み状態という）には、
図１１の実線９１に示すように低い制御ゲート電圧（例
えば２Ｖ）で導通状態になるが、制御ゲート７５とドレ
イン７３に高電圧（例えば１２．５Ｖ）を印加すると、
浮遊ゲート７４に電子が注入され、制御ゲート７５から
見たメモリ素子のしきい値電圧は高くなる（以下、書き
込み状態という）。その結果、図１１の実線９２に示す
ように、メモリ素子は制御ゲート７５に高電圧（例えば
７Ｖ）を印加しなければ導通状態にならない。このしき
い値電圧の変化を利用して、情報を記憶させる。

【０００４】図７は上記メモリ素子を用いて従来の不揮
発性半導体メモリ装置のデータ読み出し回路を示す回路
図である。従来の不揮発性半導体メモリ装置は複数のメ
モリ素子ＭＣ１１〜ＭＣｍｎのドレインが接続される複
数の列線Ｄ１〜Ｄｎと、各列線Ｄ１〜Ｄｎに接続された
メモリ素子ＭＣ１１〜ＭＣｍｎの共通のゲート電極とし
て働く複数の行線ＳＸ１〜ＳＸｍに付随されたメモリア
レイＭＡ５を有し、行線ＳＸ１〜ＳＸｍは行デコーダＸ
Ｄ５からの行選択信号によりメモリ素子を選択的にスイ
ッチング制御する。

【０００５】列線Ｄ１〜ＤｎはＮ型ＭＯＳＦＥＴＭＹ１
〜ＭＹｎにより構成される列選択回路ＹＳ５を介してセ
ンス回路ＳＡ５の入力端子ＳＩＮ５に接続され、またＮ
型ＭＯＳＦＥＴＭＹ１〜ＭＹｎは列デコーダＹＤ５から
の列選択信号ＳＹ１〜ＳＹｎによって選択的にスイッチ
ング制御される。

【０００６】センス回路ＳＡ５は、入力端子ＳＩＮ５を
Ｎ型ＭＯＳＦＥＴＭＮ５１のソースと、インバータ回路
ＩＮＶ５１の入力に接続し、インバータ回路ＩＮＶ５１
の出力は、Ｎ型ＭＯＳＦＥＴＭＮ５１のゲートに接続さ
れている。負荷ＭＯＳＦＥＴとして動作するＰ型ＭＯＳ
ＦＥＴＭＰ５１のソースは電源Ｖｃに、ゲートとドレイ
ンはＮ型ＭＯＳＦＥＴＭＮ５１のドレインに接続されて
おり、このＰ型ＭＯＳＦＥＴＭＰ５１のゲートとドレイ
ンとＮ型ＭＯＳＦＥＴＭＮ５１のドレインの接続点をセ
ンス回路ＳＡ５の出力ノードＶｓａ５として機能してい
る。

【０００７】リファレンス電圧発生回路ＲＡ５は、Ｎ型
ＭＯＳＦＥＴＭＮ５２とインバータ回路ＩＮＶ５２とＰ
型ＭＯＳＦＥＴＭＰ５２によりセンス回路ＳＡ５と同一
の回路構成を有しており、入力は列選択回路ＹＳ５を構
成するＮ型ＭＯＳＦＥＴＭＹ１〜ＭＹｎと等価なＮ型Ｍ
ＯＳＦＥＴＭＹＲ５を介し、メモリ素子ＭＣ１１〜ＭＣ
ｍｎと等価なリファレンス用メモリ素子ＭＣＲ５に接続
され、リファレンス電圧Ｖｒａ５を出力する。

【０００８】比較増幅器ＡＭＰ５は、Ｐ型ＭＯＳＦＥＴ
ＭＰ５３とＮ型ＭＯＳＦＥＴＭＮ５３を電源Ｖｃと接地
電位Ｖｓの間に直列接続し、Ｐ型ＭＯＳＦＥＴＭＰ５４
とＮ型ＭＯＳＦＥＴＭＮ５４を同様に電源Ｖｃと接地電
位Ｖｓの間に直列接続して構成される。Ｎ型ＭＯＳＦＥ
ＴＭＮ５３のゲートはＮ型ＭＯＳＦＥＴＭＮ５４のゲー
トとドレインに接続され、カレントミラーを構成してい
る。センス回路ＳＡ５の出力Ｖｓａ５はＰ型ＭＯＳＦＥ
ＴＭＰ５３のゲートに供給され、リファレンス電圧発生
回路ＲＡ５の出力Ｖｒａ５はＰ型ＭＯＳＦＥＴＭＰ５４
のゲートに供給される。Ｐ型ＭＯＳＦＥＴＭＰ５３のド
レインとＮ型ＭＯＳＦＥＴＭＮ５３のドレインとの接続
点は出力ＤＡＴ５として機能している。

【０００９】次に、このデータ読み出し回路の動作を説
明する。例えば、メモリ素子ＭＣ１１を選択する場合に
は、行デコーダＸＤ５により行線ＳＸ１か選択され、列
デコーダＹＤ５によりＮ型ＭＯＳＦＥＴＭＹ１が列線Ｄ
１を選択する。その結果、この選択された行線ＳＸ１と
列線Ｄ１の交点に配置されているメモリ素子ＭＣ１１が
入力ノードＳＩＮ５に接続される。

【００１０】この選択されたメモリ素子ＭＣ１１が非書
き込み状態の場合は、列線Ｄ１およびセンス回路ＳＡ５
の入力ＳＩＮ５はメモリ素子ＭＣ１１を介して放電され
、入力ＳＩＮ５の電位が低くなる。したがって、インバ
ータ回路ＩＮＶ５１の出力は高電圧になり、Ｎ型ＭＯＳ
ＦＥＴＭＮ５１は導通状態となる。その結果、センス回
路ＳＡ５の出力Ｖｓａ５の電位も低レベルになる。

【００１１】一方、選択されたメモリ素子ＭＣ１１が書
き込み状態の場合は、列線Ｄ１およびセンス回路ＳＡ５
の入力ＳＩＮ５はＰ型ＭＯＳＦＥＴＭＰ５１とＮ型ＭＯ
ＳＦＥＴＭＮ５１を介して充電され、センス回路ＳＡ５
の入力ＳＩＮ５の電位が高くなる。したがって、インバ
ータ回路ＩＮＶ５の出力は低レベルになり、Ｎ型ＭＯＳ
ＦＥＴＭＮ５１を非導通状態にし、センス回路ＳＡ５の
出力Ｖｓａ５はＰ型ＭＯＳＦＥＴＭＰ５１により高レベ
ルになる。

【００１２】リファレンス電圧発生回路ＲＡ５は、接続
されているリファレンス用メモリ素子ＭＣＲ５が非書き
込み状態であり、そのゲート端子には電源Ｖｃが接続さ
れ、導通状態であるので、リファレンス電圧発生回路Ｒ
Ａ５の出力Ｖｒａ５は低レベルになる。

【００１３】この選択されたメモリ素子ＭＣ１１〜ＭＣ
ｍｎの状態に応じて変化するセンス回路ＳＡ５の出力Ｖ
ｓａ５は、リファレンス電圧発生回路ＲＡ５の出力Ｖｒ
ａ５の電位と比較増幅器ＡＭＰ５で比較され、出力デー
タＤＡＴ５が得られる。

【００１４】なお、実際に生産されている半導体メモリ
装置では、メモリ素子ＭＣ１１〜ＭＣｍｎが非書き込み
状態の時の特性と、リファレンス用メモリ素子ＭＣＲ５
の特性を等しく設計し、センス回路ＳＡ５を構成する構
成要素とリファレンス電圧発生回路ＲＡ５を構成する構
成要素の特性も等しく設計し、比較増幅器ＡＭＰ５のＰ
型ＭＯＳＦＥＴＭＰ５３とＭＰ５４の特性を等しく設計
し、カレントミラーを構成するＮ型ＭＯＳＦＥＴＭＮ５
３とＭＮ５４の相互伝達コンダクタンスを任意に設定す
ることで、所望の特性を実現している。

【００１５】例えばＮ型ＭＯＳＦＥＴＭＮ５３とＭＮ５
４の相互伝達コンダクタンスをそれぞれｇｍ（ＭＮ５３
）、ｇｍ（ＭＮ５４）とすると、相互伝達コンダクタン
スｇｍ（ＭＮ５４）は相互伝達コンダクタンスｇｍ（Ｍ
Ｎ５３）の１／２に設定される。

【００１６】この時の比較増幅器ＡＭＰ５の特性を図８
に示す。図８は横軸を比較増幅器ＡＭＰ５の出力ＤＡＴ
５の電圧ＶＤＡＴ５に、縦軸を電流としている。ここで
Ｎ型ＭＯＳＦＥＴＭＮ５３に流れる電流はＩＭＮ５３で
表される。一方、Ｐ型ＭＯＳＦＥＴＭＰ５３に流れる電
流は、選択されたメモリ素子が非書き込み状態の場合は
、ＩＭＰ５３Ａで表され、書き込み状態の場合は、ＩＭ
Ｐ５３（通常は０Ａ）で表される。このように、相互伝
達コンダクタンスｇｍ（ＭＮ５４）を相互伝達コンダク
タンスｇｍ（ＭＮ５３）の１／２にすることで、電流Ｉ
ＭＮ５３は電流ＩＭＰ５３ＡとＩＭＰ５３Ｂの中間に位
置することになり、選択したメモリ素子が非書き込み状
態の時は、出力ＤＡＴ５の電圧は、電流ＩＭＮ５３とＩ
ＭＰ５３Ａの交点であるＶ５１が出力され、選択したメ
モリ素子が書き込み状態の時は、出力ＤＡＴ５の電圧は
、電流ＩＭＮ５３とＩＭＰ５３Ｂの交点である接地電位
Ｖｓが出力される。

【００１７】

【発明が解決しようとする課題】かかる構成の従来半導
体メモリ装置に備えられたデータ読み出し回路では、リ
ファレンス電圧発生回路ＲＡ５の出力Ｖｒａ５の出力電
圧は一定であり、それに対応して、比較増幅器ＡＭＰ５
のＮ型ＭＯＳＦＥＴＭＮ５３に流れる電流も図８に示す
ＩＭＮ５３のように、選択したメモリ素子が非書き込み
状態時にＰ型ＭＯＳＦＥＴＭＰ５３に流れる電流ＩＭＰ
５３Ａと、書き込み状態時にＰ型ＭＯＳＦＥＴＭＰ５３
に流れる電流ＩＭＰ５３Ｂとの中間に位置している。そ
の結果、出力ＤＡＴ５の高レベル出力は電源Ｖｃよりも
低い電圧Ｖ５１にまでしか上昇せず、また、出力ＤＡＴ
５を高レベルにする場合には、出力ＤＡＴ５に寄生する
容量を、ＩＭＰ５３Ａ−ＩＭＮ５３の電流で充電しなけ
ればならない。出力ＤＡＴ５を低レベルにする場合には
出力ＤＡＴ５に寄生する容量を、ＩＭＮ５３−ＩＭＰ５
３Ｂの電流で放電することになるが、出力ＤＡＴ５を高
レベルになる場合には、Ｐ型ＭＯＳＦＥＴＭＰ５３とＮ
型ＭＯＳＦＥＴＭＮ５３を介して電源Ｖｃから接地電位
Ｖｓに貫通電流が流れ、消費電流を増加させ、さらに出
力ＤＡＴ５を充放電するスピードを高速化するためには
、電流ＩＭＰ５３ＡおよびＩＭＮ５３を大きく設定しな
くてはならず、その結果として消費電流を増加させると
いった問題点があった。

【００１８】

【課題を解決するための手段】本発明の要旨は行列状に
配置された複数のメモリセルと、複数のメモリセルから
アドレス情報で指定されたメモリセルを選択するアドレ
ス手段と、アドレス手段で選択されたメモリセルから読
み出されたデータの論理レベルに対応した出力電圧を出
力するセンス回路と、参照電圧を発生する参照電圧発生
回路と、出力電圧と参照電圧とを比較するカレントミラ
ー型の比較増幅器とを備えた半導体メモリ装置において
、出力電圧にしたがい参照電圧を変化させる参照電圧制
御手段を設けたことである。

【００１９】

【発明の作用】上記構成に係る半導体メモリ装置は、カ
レントミラー型の比較増幅器の電流を参照電圧制御手段
が出力電圧に制御されて規制する。

【００２０】

【実施例】次に本発明の実施例を図面を参照して説明す
る。図１は本発明の第１実施例の半導体メモリ装置を示
す回路図である。

【００２１】メモリアレイＭＡ１は複数のメモリ素子Ｍ
Ｃ１１〜ＭＣｍｎのトレインが接続される複数の列線Ｄ
１〜Ｄｎと、メモリ素子ＭＣ１１〜ＭＣｍｎの共通のゲ
ート電極として働く複数の行線ＳＸ１〜ＳＸｍに接続さ
れており、行線ＳＸ１〜ＳＸｍは行デコーダＸＤ１から
の行選択信号によりメモリ素子ＭＣ１１〜ＭＣｍｎを選
択的にスイッチング制御する。

【００２２】列線Ｄ１〜ＤｎはＮ型ＭＯＳＦＥＴＭＹ１
〜ＭＹｎにより構成される列選択回路ＹＳ１を介してセ
ンス回路ＳＡ１の入力端子ＳＩＮ１に接続され、Ｎ型Ｍ
ＯＳＦＥＴＭＹ１〜ＭＹｎは列デコーダＹＤ１からの列
選択信号ＳＹ１〜ＳＹｎによって選択的にスイッチング
制御される。

【００２３】センス回路ＳＡ１は、入力端子ＳＩＮ１を
Ｎ型ＭＯＳＦＥＴＭＮ１１のソースと、インバータ回路
ＩＮＶ１１の入力に接続し、インバータ回路ＩＮＶ１１
の出力はＮ型ＭＯＳＦＥＴＭＮ１１のゲートに接続して
いる。負荷ＭＯＳＦＥＴとして動作するＰ型ＭＯＳＦＥ
ＴＭＰ１１のソースは電源Ｖｃに、そのゲートとドレイ
ンはＮ型ＭＯＳＦＥＴＭＮ１１のドレインに接続されて
いる。このＰ型ＭＯＳＦＥＴＭＰ１１のゲートとドレイ
ンとＮ型ＭＯＳＦＥＴＭＮ１１のドレインの接続点はセ
ンス回路ＳＡ１の出力Ｖｓａ１として機能する。

【００２４】リファレンス電圧発生回路ＲＡ１は、Ｎ型
ＭＯＳＦＥＴＭＮ１２とインバータ回路ＩＮＶ１２とＰ
型ＭＯＳＦＥＴＭＰ１２により、センス回路ＳＡ１と同
じ回路構成を有しており、その入力は列選択回路ＹＳ１
を構成するＮ型ＭＯＳＦＥＴＭＹ１〜ＭＹｎと等価なＮ
型ＭＯＳＦＥＴＭＹＲ１を介し、メモリ素子ＭＣ１１〜
ＭＣｍｎと等価なリファレンス用メモリ素子ＭＣＲ１に
接続され、リファレンス電圧Ｖｒａ１を出力する。

【００２５】比較増幅器ＡＭＰ１は、Ｐ型ＭＯＳＦＥＴ
ＭＰ１３とＮ型ＭＯＳＦＥＴＭＮ１３を電源Ｖｃと接地
電位Ｖｓの間に直列接続し、Ｐ型ＭＯＳＦＥＴＭＰ１４
とＮ型ＭＯＳＦＥＴＭＮ１４も電源Ｖｃと接地電位Ｖｓ
の間に直列接続されている。Ｎ型ＭＯＳＦＥＴＭＮ１３
のゲートはＮ型ＭＯＳＦＥＴＭＮ１４のゲートとドレイ
ンに接続されており、カレントミラーを構成している。 センス回路ＳＡ１の出力Ｖｓａ１はＰ型ＭＯＳＦＥＴＭ
Ｐ１３のゲートに供給され、リファレンス電圧発生回路
ＲＡ１の出力Ｖｒａ１はＰ型ＭＯＳＦＥＴＭＰ１４のゲ
ートに供給されている。Ｐ型ＭＯＳＦＥＴＭＰ１３のド
レインとＮ型ＭＯＳＦＥＴＭＮ１３のドレインとの接続
点は出力ＤＡＴ１として機能している。

【００２６】さらに、リファレンス電圧制御手段として
、電源Ｖｃと、リファレンス電圧発生回路ＲＡ１の出力
Ｖｒａ１の間にＰ型ＭＯＳＦＥＴＭＰ１５を設け、Ｐ型
ＭＯＳＦＥＴＭＰ１５のゲートはセンス回路ＳＡ１の出
力Ｖｓａ１に接続されている。

【００２７】次に、第１実施例の動作を図２および図３
に示す電圧／電流特性図を参照して説明する。

【００２８】選択されたメモリ素子（ＭＣ１１〜ＭＣｍ
ｎのいずれか）が非書き込み状態の場合は、図７に示し
た従来例と同様であり、センス回路ＳＡ１の出力Ｖｓａ
１は低レベルを出力し、Ｐ型ＭＯＳＦＥＴＭＰ１３には
、図２に示す電流ＩＭＰ１３が流れる。この時、Ｐ型Ｍ
ＯＳＦＥＴＭＰ１５はゲート電圧であるＶｒａ１が、低
レベルであるので導通状態となり、リファレンス電圧発
生回路ＲＡ１の出力Ｖｒａ１を高レベルにプルアップす
る。

【００２９】リファレンス電圧発生回路ＲＡ１の出力Ｖ
ｒａ１が高レベルとなることで、Ｐ型ＭＯＳＦＥＴＭＰ
１４は非導通状態または高抵抗の状態となり、ほとんど
電流が流れなくなり、これに対応してＰ型ＭＯＳＦＥＴ
ＭＮ１４と直列接続したＮ型ＭＯＳＦＥＴＭＮ１４さら
にＮ型ＭＯＳＦＥＴＭＮ１４とカレントミラーを構成す
るＮ型ＭＯＳＦＥＴＭＮ１３にもほとんど電流は流れな
い。したがって、Ｎ型ＭＯＳＦＥＴＭＮ１３に流れる電
流は図２に示す電流ＩＭＮ１３のようになる。

【００３０】この時の比較増幅器ＡＭＰ１の出力ＤＡＴ
１は図２で電流ＩＭＰ１３とＩＭＮ１３の交点である電
源Ｖｃとほぼ等しい電圧となる。

【００３１】選択したメモリ素子が書き込み状態の場合
は、図７に示した従来例と同様にセンス回路ＳＡ１の出
力Ｖｓａ１は高レベルを出力し、Ｐ型ＭＯＳＦＥＴＭＰ
１３は図３に示す電流ＩＭＰ１３のように、ほとんど電
流を流さない。

【００３２】この場合は、Ｐ型ＭＯＳＦＥＴＭＰ１５は
ゲート電圧であるＶｒａ１が高レベルであるので、非導
通状態となり、リファレンス電圧発生回路ＲＡ１の出力
Ｖｒａ１は図７に示した従来例と同様に低レベルである
。

【００３３】リファレンス電圧発生回路ＲＡ１の出力Ｖ
ｒａ１が低レベルとなることで、Ｐ型ＭＯＳＦＥＴＭＰ
１４は導通状態となり、これに対応してＰ型ＭＯＳＦＥ
ＴＭＰ１４と直列接続したＮ型ＭＯＳＦＥＴＭＮ１４、
さらにＮ型ＭＯＳＦＥＴＭＮ１４とカレントミラーを構
成するＮ型ＭＯＳＦＥＴＭＮ１３も導通状態となり、こ
のＮ型ＭＯＳＦＥＴＭＮ１３に流れる電流は図３に示す
電流ＩＭＮ１３のようになる。

【００３４】この時の比較増幅器ＡＭＰ１の出力ＤＡＴ
１は、図３で電流ＩＭＰ１３とＩＭＮ１３の交点である
接地電位Ｖｓとほぼ等しい電圧となる。

【００３５】図４は本発明の第２実施例を示す回路図で
ある。センス回路ＳＡ３は入力端子ＳＩＮ３をＮ型ＭＯ
ＳＦＥＴＭＮ３１のソースと、インバータ回路ＩＮＶ３
１の入力に接続し、インバータ回路ＩＮＶ３１の出力は
Ｎ型ＭＯＳＦＥＴＭＮ３１のゲートに接続されている。 負荷ＭＯＳＦＥＴとして動作するＰ型ＭＯＳＦＥＴＭＰ
３１のソースは電源Ｖｃに、そのゲートとドレインはＮ
型ＭＯＳＦＥＴＭＮ３１のドレインに接続されており、
Ｐ型ＭＯＳＦＥＴＭＰ３２とＮ型ＭＯＳＦＥＴＭＮ３２
は電源Ｖｃと接地電圧Ｖｓの間に直列接続され、Ｐ型Ｍ
ＯＳＦＥＴＭＰ３２のゲートはＰ型ＭＯＳＦＥＴＭＰ３
１のゲートとドレインとＮ型ＭＯＳＦＥＴＭＮ３１のド
レインとの接続点に接続して、Ｐ型ＭＯＳＦＥＴＭＰ３
１とＭＰ３２でカレントミラーを構成する。Ｎ型ＭＯＳ
ＦＥＴＭＮ３２のゲートとドレインとＰ型ＭＯＳＦＥＴ
ＭＰ３２のドレインを接続し、この接続点をセンス回路
ＳＡ３の出力Ｖｓａ３としている。

【００３６】なお、センス回路ＳＡ３の入力ＳＩＮ３は
同図には図示していないが第１実施例と同様に列選択回
路を介して列線に接続されている。

【００３７】リファレンス回路ＲＡ３は、Ｎ型ＭＯＳＦ
ＥＴＭＮ３３とＭＮ３４と、Ｐ型ＭＯＳＦＥＴＭＰ３３
とＭＰ３４と、インバータ回路ＩＮＶ３２によりセンス
回路ＳＡ３と同一の回路構成を有し、入力は列選択回路
を構成するＭＯＳＦＥＴと等価なＮ型ＭＯＳＦＥＴＭＹ
Ｒ３を介し、メモリ素子と等価なリファレンス用メモリ
素子ＭＣＲ３に接続し、リファレンス電圧Ｖｒａ３を出
力する。

【００３８】比較増幅器ＡＭＰ３は、Ｐ型ＭＯＳＦＥＴ
ＭＰ３５とＮ型ＭＯＳＦＥＴＭＮ３５を電源Ｖｃと接地
電位Ｖｃの間に直列接続し、Ｐ型ＭＯＳＦＥＴＭＰ３６
とＮ型ＭＯＳＦＥＴＭＮ３６と電源Ｖｃと接地電位Ｖｓ
の間に直列接続されている。Ｐ型ＭＯＳＦＥＴＭＰ３５
のゲートは、Ｐ型ＭＯＳＦＥＴＭＰ３６のゲートとドレ
インに接続されてカレントミラーを構成し、センス回路
ＳＡ３の出力Ｖｓａ３はＮ型ＭＯＳＦＥＴＭＮ３５に供
給される。リファレンス電圧発生回路ＲＡ３の出力Ｖｒ
ａ３はＮ型ＭＯＳＦＥＴＭＮ３６のゲートに供給され、
Ｐ型ＭＯＳＦＥＴＭＰ３５のドレインとＮ型ＭＯＳＦＥ
ＴＭＮ３５のドレインとの接続点は出力ＤＡＴ３として
機能としている。

【００３９】さらにリファレンス電圧制御手段として、
接地電位Ｖｓと、リファレンス電圧発生回路ＲＡ３の出
力Ｖｒａ３の間にＮ型ＭＯＳＦＥＴＭＮ３７を設け、Ｎ
型ＭＯＳＦＥＴＭＮ３７のゲートはセンス回路ＳＡ３の
出力Ｖｓａ３に接続されている。

【００４０】次に第２実施例の動作を図５〜図６に示す
電圧／電流特性図を参照して説明する。

【００４１】選択されたメモリ素子が非書き込み状態の
場合は、従来例と同様にＮ型ＭＯＳＦＥＴＭＮ３１は導
通状態となり、Ｐ型ＭＯＳＦＥＴＭＰ３１のゲートとド
レインとＰ型ＭＯＳＦＥＴＭＰ３２のゲートとの接続点
３１は低レベルになる。Ｐ型ＭＯＳＦＥＴＭＰ３２のゲ
ートが低レベルになることで、Ｐ型ＭＯＳＦＥＴＭＰ３
２は導通状態となり、センス回路ＳＡ３の出力Ｖｓａ３
は高レベルを出力し、比較増幅器ＡＭＰ３のＮ型ＭＯＳ
ＦＥＴＭＮ３５はゲート電圧であるＶｒａ３が高レベル
になることから導通状態となり、図５の電流ＩＮＮ３５
が流れる。

【００４２】この時、Ｎ型ＭＯＳＦＥＴＭＮ３７は、ゲ
ート電圧であるＶｓａ３が高レベルであるので、導通状
態となり、リファレンス電圧発生回路ＲＡ３の出力Ｖｓ
ａ３を低レベルにプルダウンする。リファレンス電圧発
生回路ＲＡ３の出力Ｖｒａ３が低レベルになることで、
Ｎ型ＭＯＳＦＥＴＭＮ３６は非導通状態または高抵抗の
状態となりほとんど電流は流れなくなる。

【００４３】これに対応してＮ型ＭＯＳＦＥＴＭＮ３６
と直列接続したＰ型ＭＯＳＦＥＴＭＰ３６さらにＰ型Ｍ
ＯＳＦＥＴＭＰ３６とカレントミラーを構成するＰ型Ｍ
ＯＳＦＥＴＭＰ３５にもほとんど電流は流れず、このＰ
型ＭＯＳＦＥＴＭＰ３５に流れる電流は、図５に示す電
流ＩＭＰ３５のようになる。この時の比較増幅器ＡＭＰ
３の出力ＤＡＴ３は図５で電流ＩＭＮ３５とＩＭＰ３５
の交点である接地電位Ｖｓとほぼ等しい電圧になる。

【００４４】一方、選択されたメモリ素子が書き込み状
態の場合は、従来例と同様にＮ型ＭＯＳＦＥＴＭＮ３１
が非導通状態となり、Ｐ型ＭＯＳＦＥＴＭＰ３１のゲー
トとドレインとＰ型ＭＯＳＦＥＴＭＰ３２のゲートとの
接続点３１はＰ型ＭＯＳＦＥＴＭＰ３１により高レベル
にプルアップされる。Ｐ型ＭＯＳＦＥＴＭＰ３２のゲー
トが高レベルになることで、Ｐ型ＭＯＳＦＥＴＭＰ３２
は非導通状態となり、センス回路ＳＡ３の出力Ｖｓａ３
は、Ｎ型ＭＯＳＦＥＴＭＮ３２により放電されて低レベ
ルを出力し、比較増幅器ＡＭＰ３のＮ型ＭＯＳＦＥＴＭ
Ｎ３５はゲート電圧であるＶｓａ３が低レベルになるこ
とから非導通状態となる。したがって、図６の電流ＩＭ
Ｎ３５に示すように、ほとんど電流は流れなくなる。

【００４５】この時、Ｎ型ＭＯＳＦＥＴＭＮ３７は、ゲ
ート電圧であるＶｓａ３が低レベルであるので、非導通
状態となり、リファレンス電圧発生回路ＲＡ３の出力Ｖ
ｓａ３は、非書き込み状態のメモリ素子を選択した場合
のセンス回路ＳＡ３の出力Ｖｓａ３と同様に高レベルを
出力する。

【００４６】これに対応して、Ｎ型ＭＯＳＦＥＴＭＮ３
６は導通状態となり、さらにＮ型ＭＯＳＦＥＴＭＮ３６
と直列接続したＰ型ＭＯＳＦＥＴＭＰ３６と、Ｐ型ＭＯ
ＳＦＥＴＭＰ３６とカレントミラーを構成するＰ型ＭＯ
ＳＦＥＴＭＰ３５も導通状態となり、このＰ型ＭＯＳＦ
ＥＴＭＰ３５に流れる電流は図６の電流ＩＭＰ３５のよ
うになる。

【００４７】この時の比較増幅器ＡＭＰ３の出力ＤＡＴ
３は図６で電流ＩＭＰ３５とＩＭＮ３５の交点である電
源Ｖｃとほぼ等しい電圧になる。

【００４８】なお、本実施例では、カレントミラーを構
成するＰ型ＭＯＳＦＥＴＭＰ３１とＭＰ３２の相互伝達
コンダクタンスの比率を任意に設定することにより、セ
ンス回路ＳＡ３の出力Ｖｓａ３の高レベル出力と低レベ
ル出力時の電位差が調整できるので、設計の自由度が広
くなる効果もある。

【００４９】

【発明の効果】以上説明したように、本発明はメモリ素
子の状態を検出するセンス回路と、センス回路と同じ回
路構成を有し、リファレンス電圧を発生するリファレン
ス電圧発生回路と、センス回路の出力とリファレンス電
圧を比較する比較増幅器とを有する半導体メモリのデー
タ読み出し回路において、センス回路の出力電圧によっ
てリファレンス電圧を変化させるリファレンス電圧制御
手段を設けているので、比較増幅器の出力電圧は、電源
Ｖｃまたは接地電位Ｖｓとほぼ等しい電圧を出力し、従
来例と比較して広い電圧振幅が得られ、動作マージンが
広くなる効果がある。

【００５０】また、比較増幅器の出力端に接続されたＰ
型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴを介して電源Ｖｃか
ら接地電位Ｖｓに貫通電流がほとんど流れないので、消
費電流を低減できる効果もある。

【図面の簡単な説明】

【図１】本発明の第１実施例を示す回路図である。

【図２】第１実施例の動作を示す電圧／電流特性図であ
る。

【図３】第１実施例の動作を示す電圧／電流特性図であ
る。

【図４】本発明の第２実施例を示す回路図である。

【図５】第２実施例の動作を示す電圧／電流特性図であ
る。

【図６】第２実施例の動作を示す電圧／電流特性図であ
る。

【図７】従来例の回路図である。

【図８】従来例の動作を示す電圧／電流特性図である。

【図９】２層ゲート構造を有するメモリ素子の断面図で
ある。

【図１０】図９に示したメモリ素子のシンボル図である
。

【図１１】図９に示したメモリ素子の特性図である。

【符号の説明】

ＳＡ１，ＳＡ３，ＳＡ５　　センス回路ＲＡ１，ＲＡ３
，ＲＡ５　　リファレンス電圧発生回路ＡＭＰ１，ＡＭ
Ｐ３，ＡＭＰ５　　比較増幅器ＸＤ１，ＸＤ３　　行デ
コーダ ＹＤ１，ＹＤ３　　列デコーダ ＭＡ１，ＭＡ３　　メモリアレイ ＹＳ１，ＹＳ３　　列選択回路 ＩＮＶ１１，ＩＮＶ１２〜ＩＮＶ５２　　インバータ回
路ＭＣ１１〜ＭＣｍｎ　　メモリ素子 ＭＣＲ１，ＭＣＲ３，ＭＣＲ５　　リファレンス用メモ
リ素子 ＭＮ１１〜ＭＮ５４　　Ｎ型ＭＯＳＦＥＴＭＰ１１〜Ｍ
Ｐ５４　　Ｐ型ＭＯＳＦＥＴＶｃ　　電源 Ｖｓ　　接地電位

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　行列状に配置された複数のメモリセル
   と、複数のメモリセルからアドレス情報で指定されたメ
   モリセルを選択するアドレス手段と、アドレス手段で選
   択されたメモリセルから読み出されたデータの論理レベ
   ルに対応した出力電圧を出力するセンス回路と、参照電
   圧を発生する参照電圧発生回路と、出力電圧と参照電圧
   とを比較するカレントミラー型の比較増幅器とを備えた
   半導体メモリ装置において、出力電圧にしたがい参照電
   圧を変化させる参照電圧制御手段を設けたことを特徴と
   する半導体メモリ装置。
2. 【請求項２】　　上記センス回路は、読み出されたデー
   タの供給される第１入力ノードと出力電圧の発生する第
   １出力ノードとの間に接続され読み出されたデータの反
   転データを発生させる第１インバータで制御される第１
   トランジスタと、第１出力ノードと電源ノードとの間に
   接続された第１負荷トランジスタとを有し、上記参照電
   圧発生回路は、リファレンス用メモリ素子の出力データ
   の供給される第２入力ノードと参照電圧の発生する第２
   出力ノードとの間に接続され出力データの反転データを
   発生する第２インバータで制御される第２トランジスタ
   と、第２出力ノードと電源ノードとの間に接続された第
   ２負荷トランジスタとを有し、上記参照電圧制御手段は
   電源ノードと第２出力ノードとの間に接続され出力電圧
   でゲート制御される第３トランジスタで構成された請求
   項１記載の半導体メモリ装置。
3. 【請求項３】　　上記センス回路は読み出されたデータ
   の供給される第４入力ノードと電源ノードとの間に直列
   接続された第３トランジスタ及び第３負荷トランジスタ
   と、読み出されたデータの反転データを発生し第４トラ
   ンジスタのゲートに供給する第３インバータと、電源ノ
   ードと出力電圧の発生する第３出力ノードとの間に接続
   されゲートが第３負荷トランジスタのゲート及びドレイ
   ンに接続された第４負荷トランジスタと、第３出力ノー
   ドと接地ノードとの間に接続されゲートが第３出力ノー
   ドに接続された第５トランジスタとを有し、上記参照電
   圧発生回路はリファレンス用メモリ素子の出力データの
   供給される第４入力ノードと電源ノードとの間に直列接
   続された第６トランジスタおよび第５負荷トランジスタ
   と、出力データの反転データを発生し第６トランジスタ
   のゲートに供給する第４ンバータと、電源ノードと参照
   電圧の発生する第４出力ノードとの間に接続されゲート
   が第５負荷トランジスタのゲート及びドレインに接続さ
   れた第６負荷トランジスタと、第４出力ノードと接地ノ
   ードとの間に接続されゲートが第４出力ノードに接続さ
   れた第７トランジスタとを有し、上記参照電圧制御回路
   は第４出力ノードと接地ノードとの間に接続され出力電
   圧でゲート制御される第８トランジスタで構成された請
   求項１記載の半導体メモリ装置。