JPH04322530A - ビットインターリーブドパリティ演算回路 - Google Patents
ビットインターリーブドパリティ演算回路Info
- Publication number
- JPH04322530A JPH04322530A JP3090358A JP9035891A JPH04322530A JP H04322530 A JPH04322530 A JP H04322530A JP 3090358 A JP3090358 A JP 3090358A JP 9035891 A JP9035891 A JP 9035891A JP H04322530 A JPH04322530 A JP H04322530A
- Authority
- JP
- Japan
- Prior art keywords
- bit
- circuit
- signal
- parity
- calculation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Time-Division Multiplex Systems (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、パリティ信号のシリア
ル転送を行うビットインターリーブドパリティ演算回路
に関する。
ル転送を行うビットインターリーブドパリティ演算回路
に関する。
【０００２】
【従来の技術】近年、ディジタル伝送に関するＣＣＩＴ
Ｔ標準勧告にて、同期ディジタルハイアラーキ（以下Ｓ
ＤＨ）が提案されている。ＳＤＨにおいて、ＳＴＭ−０
（５１．８４０Ｍｂｐｓ），ＳＴＭ−１（１５５．５２
０Ｍｂｐｓ），ＳＴＭ−４（６２２．０８０Ｍｂｐｓ）
が勧告化され、さらに高次レベルに、ＳＴＭ−１６（２
４８８．３２０Ｍｂｐｓ）が予定されている（例えば、
ＣＣＩＴＴ勧告１９８８年度版Ｇ．７０７，Ｇ．７０８
，Ｇ．７０９、ＴＴＣ標準１９８９年度版ＪＴ−Ｇ７０
７，ＪＴ−Ｇ７０８，ＪＴ−Ｇ７０９参照）。
Ｔ標準勧告にて、同期ディジタルハイアラーキ（以下Ｓ
ＤＨ）が提案されている。ＳＤＨにおいて、ＳＴＭ−０
（５１．８４０Ｍｂｐｓ），ＳＴＭ−１（１５５．５２
０Ｍｂｐｓ），ＳＴＭ−４（６２２．０８０Ｍｂｐｓ）
が勧告化され、さらに高次レベルに、ＳＴＭ−１６（２
４８８．３２０Ｍｂｐｓ）が予定されている（例えば、
ＣＣＩＴＴ勧告１９８８年度版Ｇ．７０７，Ｇ．７０８
，Ｇ．７０９、ＴＴＣ標準１９８９年度版ＪＴ−Ｇ７０
７，ＪＴ−Ｇ７０８，ＪＴ−Ｇ７０９参照）。
【０００３】ＳＴＭフレーム構造のオーバーヘッド部に
は、ビット誤り監視のためのＢＩＰ（ｂｉｔ ｉｎｔ
ｅｒｌｅａｖｅｄ ｐａｒｉｔｙ）として、Ｂ１，Ｂ
２，Ｂ３バイトが用意されている。Ｂ１バイトは中継区
間のビット誤り監視のためのもので、１つ前のフレーム
についてスクランブル後のＳＴＭ−Ｎの全ビットに対し
て計算され、スクランブル後のＢ１バイトにおかれる。 また、Ｂ３バイトはパスのビット誤り監視のためのもの
で、ＳＴＭ−Ｎの仮想コンテナの全ビットを通して計算
され、Ｂ３バイトにおかれる。ただし、Ｂ３バイトは、
連結動作のときのみ適用される。そのときに、Ｂ１，Ｂ
３バイトのＳＴＭレベル間転送回路が必要になってくる
。
は、ビット誤り監視のためのＢＩＰ（ｂｉｔ ｉｎｔ
ｅｒｌｅａｖｅｄ ｐａｒｉｔｙ）として、Ｂ１，Ｂ
２，Ｂ３バイトが用意されている。Ｂ１バイトは中継区
間のビット誤り監視のためのもので、１つ前のフレーム
についてスクランブル後のＳＴＭ−Ｎの全ビットに対し
て計算され、スクランブル後のＢ１バイトにおかれる。 また、Ｂ３バイトはパスのビット誤り監視のためのもの
で、ＳＴＭ−Ｎの仮想コンテナの全ビットを通して計算
され、Ｂ３バイトにおかれる。ただし、Ｂ３バイトは、
連結動作のときのみ適用される。そのときに、Ｂ１，Ｂ
３バイトのＳＴＭレベル間転送回路が必要になってくる
。
【０００４】図３は、従来のビットインターリーブドパ
リティ演算回路の例で、図４は、ＳＴＭ−Ｎ連結時の構
成を示すものである。
リティ演算回路の例で、図４は、ＳＴＭ−Ｎ連結時の構
成を示すものである。
【０００５】図３において、１はＢ１（Ｂ３）計算回路
、２は８ビットパリティ演算回路、３はレジスタ、４は
ＡＮＤゲート、５はビットインターリーブドパリティ演
算回路である。
、２は８ビットパリティ演算回路、３はレジスタ、４は
ＡＮＤゲート、５はビットインターリーブドパリティ演
算回路である。
【０００６】図４において、６は最下位レベル＃Ｎ、７
は＃（Ｎ−１）、８は最上位レベル＃１、９はＳＴＭ−
Ｎ連結構成である。
は＃（Ｎ−１）、８は最上位レベル＃１、９はＳＴＭ−
Ｎ連結構成である。
【０００７】この図に示すように、この回路は８ビット
の入力信号についてＢ１（Ｂ３）計算回路１によりパリ
ティ演算を行い、さらに下位レベルから転送された信号
と８ビットパラレルのまま８ビットパリティ演算回路２
によりパリティ演算する。そして、レジスタ３に演算結
果を取りこむと同時に８ビットパラレルで上位レベルへ
転送する。したがって、最上位レベル（＃１）のレジス
タにのみ、ＳＴＭ−Ｎの全ビットを通したＢＩＰ値がと
りこまれる。ただしＢ３バイトの場合にかぎり、ＡＮＤ
ゲート４の一方の入力に連結信号（連結動作時＝１）が
入力されるため、非連結動作時には、レジスタ３には自
身のみの演算結果が取りこまれる。
の入力信号についてＢ１（Ｂ３）計算回路１によりパリ
ティ演算を行い、さらに下位レベルから転送された信号
と８ビットパラレルのまま８ビットパリティ演算回路２
によりパリティ演算する。そして、レジスタ３に演算結
果を取りこむと同時に８ビットパラレルで上位レベルへ
転送する。したがって、最上位レベル（＃１）のレジス
タにのみ、ＳＴＭ−Ｎの全ビットを通したＢＩＰ値がと
りこまれる。ただしＢ３バイトの場合にかぎり、ＡＮＤ
ゲート４の一方の入力に連結信号（連結動作時＝１）が
入力されるため、非連結動作時には、レジスタ３には自
身のみの演算結果が取りこまれる。
【０００８】
【発明が解決しようとする課題】しかしながら、上記の
構成では、ＳＴＭフレーム間のデータ転送は、８ビット
パラレルのまま転送していたが、Ｂ１，Ｂ３データに関
しては、１フレーム（１２５μｓｅｃ）に１回しか転送
を行わないため、装置のＬＳＩ化にむけて、ピンの使用
効率が非常に悪く、ピン数が多くなり、ＬＳＩ化の実現
にも支障を来たす。また、信号線数が多く、ＳＤＨフレ
ームに準拠した伝送装置を実現する際、各レベル間の回
路構成が複雑となる。
構成では、ＳＴＭフレーム間のデータ転送は、８ビット
パラレルのまま転送していたが、Ｂ１，Ｂ３データに関
しては、１フレーム（１２５μｓｅｃ）に１回しか転送
を行わないため、装置のＬＳＩ化にむけて、ピンの使用
効率が非常に悪く、ピン数が多くなり、ＬＳＩ化の実現
にも支障を来たす。また、信号線数が多く、ＳＤＨフレ
ームに準拠した伝送装置を実現する際、各レベル間の回
路構成が複雑となる。
【０００９】本発明は、上記問題点を解決し、ＩＣのピ
ン数削減を達成することを目的とする。
ン数削減を達成することを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、ｍビットの入力信号についてパリティ演
算を行う計算回路と、前記計算回路の演算結果をシリア
ル信号に変換するＰ／Ｓ変換回路と、下位レベルのシリ
アル信号と１ビットずつパリティ演算する演算回路と、
前記演算回路の演算結果にもとづきＭビットの信号に変
換するＳ／Ｐ変換回路とを備えた構成となっている。
に、本発明は、ｍビットの入力信号についてパリティ演
算を行う計算回路と、前記計算回路の演算結果をシリア
ル信号に変換するＰ／Ｓ変換回路と、下位レベルのシリ
アル信号と１ビットずつパリティ演算する演算回路と、
前記演算回路の演算結果にもとづきＭビットの信号に変
換するＳ／Ｐ変換回路とを備えた構成となっている。
【００１１】
【作用】本発明は、上記した構成によって、本来８ビッ
トパラレルで転送されるＢ１，Ｂ３バイトをＰ／Ｓ変換
して、１ビットずつパリティ演算し、１ビットずつシリ
アル転送することができる。
トパラレルで転送されるＢ１，Ｂ３バイトをＰ／Ｓ変換
して、１ビットずつパリティ演算し、１ビットずつシリ
アル転送することができる。
【００１２】
【実施例】以下、本発明の実施例を図面を用いて詳細に
説明する。
説明する。
【００１３】図１は、本発明の一実施例を示すビットイ
ンターリーブドパリティ演算回路であり、図２は、ＳＴ
Ｍ−Ｎ連結時の構成を示すものである。
ンターリーブドパリティ演算回路であり、図２は、ＳＴ
Ｍ−Ｎ連結時の構成を示すものである。
【００１４】図１において、１０はＢ１（Ｂ３）計算回
路、１１はＰ／Ｓ変換回路、１２は１ビットパリティ演
算回路、１３はＳ／Ｐ変換回路、１４はレジスタ、１５
はＡＮＤゲート、１６はビットインターリーブドパリテ
ィ演算回路である。
路、１１はＰ／Ｓ変換回路、１２は１ビットパリティ演
算回路、１３はＳ／Ｐ変換回路、１４はレジスタ、１５
はＡＮＤゲート、１６はビットインターリーブドパリテ
ィ演算回路である。
【００１５】図２において、１７は最下位レベル＃Ｎ、
１８は＃（Ｎ−１）、１９は最上位レベル＃１、２０は
ＳＴＭ−Ｎ連結構成である。
１８は＃（Ｎ−１）、１９は最上位レベル＃１、２０は
ＳＴＭ−Ｎ連結構成である。
【００１６】以上のように構成されたビットインターリ
ーブドパリティ演算回路について、以下図１および図２
を用いてその動作を説明する。
ーブドパリティ演算回路について、以下図１および図２
を用いてその動作を説明する。
【００１７】この回路は８ビットの入力信号についてＢ
１（Ｂ３）計算回路１０によりパリティ演算を行い、８
ビットの演算結果をＰ／Ｓ変換回路１１によりシリアル
信号に変換し、さらに、下位レベルから転送されてきた
シリアル信号と１ビットパリティ演算回路１２により１
ビットずつパリティ演算する。その演算結果を１ビット
ずつ転送し、同時にＳ／Ｐ変換回路１３により８ビット
にもどし、レジスタ１４に取りこむ。ただしＢ３バイト
の場合にかぎり、ＡＮＤゲート１５の一方の入力に連結
信号（連結動作時＝１）が入力されるため、非連結動作
時には、レジスタ１４には自身のみの演算結果が取りこ
まれる。
１（Ｂ３）計算回路１０によりパリティ演算を行い、８
ビットの演算結果をＰ／Ｓ変換回路１１によりシリアル
信号に変換し、さらに、下位レベルから転送されてきた
シリアル信号と１ビットパリティ演算回路１２により１
ビットずつパリティ演算する。その演算結果を１ビット
ずつ転送し、同時にＳ／Ｐ変換回路１３により８ビット
にもどし、レジスタ１４に取りこむ。ただしＢ３バイト
の場合にかぎり、ＡＮＤゲート１５の一方の入力に連結
信号（連結動作時＝１）が入力されるため、非連結動作
時には、レジスタ１４には自身のみの演算結果が取りこ
まれる。
【００１８】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。
【００１９】また、１ビットで転送するとしたが、特に
このビット数に限定するものではない。
このビット数に限定するものではない。
【００２０】
【発明の効果】以上のように、本発明によれば、Ｂ１，
Ｂ３データをＰ／Ｓ変換することにより、１ビットずつ
パリティ演算を行い１ビットずつ転送する構成をとるこ
とができるので、ピン数削減を達成できる。
Ｂ３データをＰ／Ｓ変換することにより、１ビットずつ
パリティ演算を行い１ビットずつ転送する構成をとるこ
とができるので、ピン数削減を達成できる。
【図１】本発明の一実施例を示すビットインターリーブ
ドパリティ演算回路の概略構成図
ドパリティ演算回路の概略構成図
【図２】図１におけるＳＴＭ−Ｎ連結構成図
【図３】従
来のビットインターリーブドパリティ演算回路の概略構
成図
来のビットインターリーブドパリティ演算回路の概略構
成図
【図４】図３におけるＳＴＭ−Ｎ連結構成図
１ Ｂ１（Ｂ３）計算回路
２ ８ビットパリティ演算回路
３ レジスタ
４ ＡＮＤゲート
５ ビットインターリーブドパリティ演算回路６
最下位レベル＃Ｎ ７ ＃（Ｎ−１） ８ 最上位レベル＃１ ９ ＳＴＭ−Ｎ連結構成 １０ Ｂ１（Ｂ３）計算回路 １１ Ｐ／Ｓ変換回路 １２ １ビットパリティ演算回路 １３ Ｓ／Ｐ変換回路 １４ レジスタ １５ ＡＮＤゲート １６ ビットインターリーブドパリティ演算回路１７
最下位レベル＃Ｎ １８ ＃（Ｎ−１） １９ 最上位レベル＃１ ２０ ＳＴＭ−Ｎ連結構成
最下位レベル＃Ｎ ７ ＃（Ｎ−１） ８ 最上位レベル＃１ ９ ＳＴＭ−Ｎ連結構成 １０ Ｂ１（Ｂ３）計算回路 １１ Ｐ／Ｓ変換回路 １２ １ビットパリティ演算回路 １３ Ｓ／Ｐ変換回路 １４ レジスタ １５ ＡＮＤゲート １６ ビットインターリーブドパリティ演算回路１７
最下位レベル＃Ｎ １８ ＃（Ｎ−１） １９ 最上位レベル＃１ ２０ ＳＴＭ−Ｎ連結構成
Claims (2)
- 【請求項１】 Ｐ／Ｓ変換回路とＳ／Ｐ変換回路とを
具備し、複数のレベル間でパリティ信号のシリアル転送
を行うことを特徴とするビットインターリーブドパリテ
ィ演算回路。 - 【請求項２】 ｍビットの入力信号についてパリティ
演算を行う計算回路と、前記計算回路の演算結果をシリ
アル信号に変換するＰ／Ｓ変換回路と、下位レベルのシ
リアル信号と１ビットずつパリティ演算する演算回路と
、前記演算回路の演算結果にもとづき、ｍビットの信号
に変換するＳ／Ｐ変換回路とを備えたビットインターリ
ーブドパリティ演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090358A JPH04322530A (ja) | 1991-04-22 | 1991-04-22 | ビットインターリーブドパリティ演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3090358A JPH04322530A (ja) | 1991-04-22 | 1991-04-22 | ビットインターリーブドパリティ演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04322530A true JPH04322530A (ja) | 1992-11-12 |
Family
ID=13996313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3090358A Pending JPH04322530A (ja) | 1991-04-22 | 1991-04-22 | ビットインターリーブドパリティ演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04322530A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| US7420910B2 (en) | 2002-02-06 | 2008-09-02 | Sony Corporation | Optical recording/reproducing method for multiple recording media with different recording density |
-
1991
- 1991-04-22 JP JP3090358A patent/JPH04322530A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6105160A (en) * | 1996-12-24 | 2000-08-15 | Nec Corporation | Packet error detecting device in a DMA transfer |
| US7420910B2 (en) | 2002-02-06 | 2008-09-02 | Sony Corporation | Optical recording/reproducing method for multiple recording media with different recording density |
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