JPH0454532A

JPH0454532A - パリティ計算回路

Info

Publication number: JPH0454532A
Application number: JP2163599A
Authority: JP
Inventors: Naoki Fukaya; 深谷　直毅
Original assignee: Sumitomo Electric Industries Ltd
Current assignee: Sumitomo Electric Industries Ltd
Priority date: 1990-06-21
Filing date: 1990-06-21
Publication date: 1992-02-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は伝送信号の通信時に生じる信号誤りを検出する
パリティ計算回路に関するものである。

〔従来の技術〕

広帯域ｌ５ＤＮ（高付加価値デジタルネットワーク）の
実現手段の１つであるＳＤＲ（同期デジタルハイアラー
キ；　５ｙｎｃｈｒｏｎｏｕｓ　ＤｉｇｉｔａｌＨｉｅ
ｒａｒｃｈｙ　）においては、標準化された信号系列が
使用されている。この信号系列はＳＴＭ−Ｎと呼ばれる
。Ｎは整数で、１，４．１６等が標準になっており、そ
の伝送速度はこのＮの値により異なり、１５５．５２Ｍ
ｂｐｓＸＮと表される。

従来このような信号系列を用いる信号伝送システムにお
いては、第４図に示される構成のパリティ計算回路が使
用されていた。この回路には８個のＤタイプフリップフ
ロップから構成される装置回路１，２．３が用いられて
いる。これら各遅延回路１．２．３に入力されるクロッ
ク信号Ｂ２１ＣＬＫ、Ｂ２２ＣＬＫ、Ｂ２３ＣＬＫのタ
イミングは、第５図（ｃ）、（ｄ）、（ｅ）に示される
。また、同図（ａ）は８ビツトを１バイトとする伝送信
号のタイミング、（ｂ）は各遅延回路１〜３に人力され
るリセット信号、同図（ｆ）は各ラッチ回路４〜６に入
力されるラッチクロック信号を示す。

８ビツトづつシリアルに送出されてくる伝送信号は８個
の排他的論理和回路（ＥＸＯＲ）から構成される演算回
路７．８．９に入力され、パリティが計算される。この
計算結果のうち、検査対象になるデータがＢ２１ＣＬＫ
、Ｂ２２ＣＬＫ、Ｂ２３ＣＬＫのクロックタイミングに
同期して各遅延回路１．２．３によって抽出される。パ
リティ計算は３バイト毎に行われ、１フレ一ム分のデー
タについての計算が終了するとラッチクロック信号が発
生し、各ラッチ回路４〜６に計算結果がラッチされ、次
フレームの８２バイトに書き込まれる。そして、各遅延
回路はリセット信号ＲＥＳＥＴによってリセットされ、
上記のパリティ計算が縁り返し実行される。

〔発明が解決しようとする課題〕

しかしながら、上記従来のパリティ計算回路にあっては
、３バイト分の排他的論理和演算が各演算回路７〜９に
おいて別々に行われる構成になっている。このため、ハ
ードウェア量、特に排他的論理和演算部分のハードウェ
ア量が大きくなり、回路構成は大形化していた。また、
各遅延回路１〜３に入力されるＢ２クロックの種類はＢ
２１ＣＬＫ、Ｂ２２ＣＬＫ、Ｂ２３ＣＬＫと多く、タイ
ミングクロックの生成回路はこの種類の多さに伴なって
複雑になっていた。また、上記従来技術の説明では信号
系列がＳＴＭ−１の場合について説明したが、ＳＴＭ−
ＮのＮが大きくなって伝送速度が高くなると、回路構成
はますます大形化し、しかも、クロック生成回路の構成
はますます複雑になる。

〔課題を解決するための手段〕

本発明はこのような課題を解消するためになされたもの
で、８個のＤタイプフリップフロップが並列に構成され
た遅延回路が３段直列に接続され、これら遅延回路の各
リセット端子および各クロック入力端子は各端子毎に共
通に接続され、また、８個のＥＸＯＲが並列に構成され
、これらＥＸＯＲの各一方の入力端子は３段目遅延回路
の各出力端子に接続され、各他方の入力端子は８ビット
並列に伝送される信号の各入力線に接続され、各出力端
子は初段遅延回路の各入力端子に接続され、また、８個
のラッチ回路が各段の遅延回路毎１こ並列に構成して設
けられ、これら各ラッチ回路の各入力端子は遅延回路の
各段の各出力端子に接続され、各ラッチクロック入力端
子は共通に接続されたものである。

〔作用〕

各遅延回路に同一のクロックが入力されることにより、
８ビット並列伝送信号は３バイト分遅延される。遅延さ
れた伝送信号は引き続いて伝送されて来る新たな伝送信
号と排他的論理和演算が８個のＥＸＯＨのみによって行
われ、３バイト毎にパリティ計算が行われる。

〔実施例〕

次に、本発明の一実施例による、同期デジタルハイアラ
ーキにおけるパリティ計算回路について説明する。

本実施例における信号系列はＳＴＭ−１であり、この信
号系列のフレーム構成は第２図に示される。

１フレームは２７０バイト、９行で構成されている。図
の左上の９バイト、３行のフレーム範囲には管理用情報
やフレーム同期用情報が入っている。

図の太線枠のフレーム範囲内にはビット誤り検出の対象
になるデータが入っており、また、ビット誤りの検出結
果であるパリティ計算結果が書き込まれる８２バイトが
設けられている。パリティ計算は２４ビツト（３バイト
）毎に行われ、その計算結果データは全部で３バイトに
なる。８２バイトはこれに対応してＢ２１．　　Ｂ２２
．　　Ｂ２３バイトの３バイトから構成されている。ま
た、伝送信号は図示されるフレームの左から右に向がっ
て、また、上から下に向かって８ビット並列でシリアル
に伝送される。その伝送速度は１５５．５２Ｍｂｐｓ（
−２７０バイト×９行×８ビットｘ８ＫＨｚ）である。

なお、以下の説明は信号系列がＳＴＭ−１の場合につい
て行うが、これは説明の便宜のためであり、他のＳＴＭ
−Ｎ信号全てについて本発明を適用することが可能であ
る。

第１図は本実施例によるパリティ計算回路の構成を示す
ブロック図である。

８個のＤタイプフリップフロップが並列に構成された遅
延回路１１．１２．１３が３段直列に接続されている。

つまり、遅延回路１１の８本の各データ出力線は遅延回
路１２の８本の各データ入力線に接続され、遅延回路１
２の８本の各データ出力線は遅延回路１３の８本の各デ
ータ入力線に接続されている。これら遅延回路１１〜１
３の各リセット端子および各クロ・ツク入力端子は各端
子毎に共通に接続されている。

また、８個のＥＸＯＲが並列に構成されて演算回路１４
が形成されている。これらＥＸＯＨの各一方の入力端子
は３段目遅延回路１３の各データ出力端子に接続され、
各他方の入力端子は８ビット並列に伝送される信号の各
入力線りに接続されている。また、ＥＸＯＨの各ａカ端
子は初段遅延回路１１の各データ入力端子に接続されて
いる。

また、８個のラッチ回路が並列に構成された保持回路１
５，１６．１７が各段の遅延回路１１゜１２．１３毎に
設けられている。これら各保持回路１５．１６．１７の
各入力端子は遅延回路１１゜１２．１３の各データ出力
端子に接続され、各保持回路１５〜１７のラッチクロッ
ク入力端子は共通に接続されている。

このように構成されたパリティ計算回路の各部における
信号のタイミングチャートは第３図に示される。同図（
、ａ　）は入力信号線りに入力される８ビツトを１バイ
トとする伝送信号のタイミングである。タイミングの１
周期は１２５μＳｅｅであり、この１周期に１バイトの
情報が伝送される。

同図（ｂ）は各遅延回路１１〜１３のリセット入力端子
に与えられるリセット（ＲＥＳＥＴ）信号のタイミング
、同Ｅ　（Ｃ）は各遅延回路１１〜１３のクロック端子
に与えられるクロ・ツク（Ｂ２ＣＬＫ）信号のタイミン
グ、同図（ｄ）は各保持回路１５〜１７のラッチクロ・
ツク入力端子に与えられるラッチクロック（ＬＣＬＫ）
信号のタイミングを示している。

次に、本回路の動作について説明する。

まず、各遅延回路１１〜１３にＲＥＳＥＴ信号が入力さ
れ、回路が全てリセ・ソトされる。８ビ・ソトの入力伝
送信号Ｄ（７）〜Ｄ（０）は入力線ｐを介して演算回路
１４の各ＥＸＯＨの各１人力に与えられる。なお、信号
Ｄ（７）〜（０）はＳＴＭ−１信号を８ビット並列展開
したものであり、データＤ（７）は最上位ビット（ＭＳ
Ｂ）、データＤ（０）は最下位ビット（Ｌ　Ｓ　Ｂ）で
ある。ＥＸＯＲの各１人力に与えられた入力データＤ（
７）〜Ｄ（０）は、遅延回路１３からの出力信号Ｄ３（
７）〜Ｄ　３（０）と排他的論理和が取られ、パリティ
計算が行われる。

この計算結果データＤＯ（７）〜Ｄ　０（０）は初段の
遅延回路１１に与えられ、最初のＢ２クロック力（入力
されるタイミングでその計算結果が遅延回路１１からデ
ータＤ　１（７）〜Ｄｉ（０）として出力される。この
８２クロツクは第２図の太線枠内のデータが入力される
ときにだけ生成されるため、パリティ計算の対象になる
データのみが遅延回路１１から抽出される。

次のＢ２クロックが入力されると、遅延回路１１から出
力されたデータＤｉ（７）〜Ｄ　１（０）は遅延回路１
２に取り込まれ、データＤ　２（７）〜Ｄ　２（０）と
して出力される。さらに、次のＢ２クロックが入力され
ると、遅延回路１２から出力されたデータＤ２（７）〜
Ｄ２（０）は遅延回路１３に取り込まれ、データＤＢ（
７）〜Ｄ３（０）として出力される。また、各Ｂ２クロ
ックが入力される際には、上記処理と並行して３段目遅
延回路１３の出力信号Ｄ　Ｂ（７）〜Ｄ３（０）と入力
信号線りからの入力信号Ｄ（７）〜Ｄ（０）との排他的
論理和演算が共に実行されている。この結果、第２図に
示される太線枠内のデータについて３バイト毎にパリテ
ィ計算が実行されていることになる。

１フレ一ム分のデータについてのパリティ計算が終了す
ると、各保持回路１５〜１７にＬＣＬＫ信号が入力され
、この入力時点で各遅延回路１１〜１３から出力されて
いるデータが各保持回路１５〜１７にラッチされる。ラ
ッチされた合計２４ビツトのデータはパリティ計算結果
であり、この結果は次フレームの８２バイトに書き込ま
れる。この後各遅延回路１１〜１３にＲＥＳＥＴ信号が
入力され、各遅延回路１１〜１３は初期状態にリセット
される。以上の処理は各フレーム毎に繰り返し実行され
る。

このパリティ計算は最初にデータ送信側において実行さ
れる。そして、受信側において伝送されて来た信号につ
いて再度パリティ計算が実行され、次フレームのＢ２バ
イトに記憶された送信時の計算結果と一致が取られる。

一致している場合にはデータのビット誤りは生じなかっ
たものと処理され、また、一致していない場合には伝送
途中においてビット誤りが生じたものとして処理される
。

本実施例によれば、排他的論理和演算部分は８個のみの
ＥＸＯＨによって構成されているため、回路のハードウ
ェア量が小さくなり、回路構成は小形化し、回路制御が
容易になる。また、各遅延回路１１〜１３に与えられる
Ｂ２クロックは１種類のみであるため、クロック信号生
成部の回路構成は簡略化する。また、ＳＴＭ−ＮのＮが
大きくなって信号の伝送速度が高くなっても、回路構成
は大形化せず、また、クロック生成回路の構成は複雑に
ならない。

〔発明の効果〕

以上説明したように本発明によれば、各遅延回路に同一
のクロックが入力されることにより、８ビット並列伝送
信号は３バイト分遅延される。遅延された伝送信号は引
き続いて伝送されて来る新たな伝送信号と排他的論理和
演算が８個のＥＸＯＲのみによって行われ、３バイト毎
にパリティ計算が行われる。

このため、計算回路のノー−ドウエア量は減少し、装置
が小形化する。また、クロック信号生成回路の構成は簡
略化する。従って、回路を集積化するのに好都合なパリ
ティ計算回路が提供される。

【図面の簡単な説明】

第１図は本発明の一実施例によるパリティ計算回路の構
成を示すブロック図、第２図はＳＴＭ−１信号のフレー
ム構成を示す図、第３図は第１図に示された本実施例の
計算回路における信号のタイミングチャートを示す図、
第４図は従来のパリティ計算回路の構成を示すブロック
図、第５図は第４ｖ！Ｊに示された従来の計算回路にお
ける信号のタイミングチャートを示す図である。１１．１２．１３・・・８個のＤタイプフリップフロッ
プが並列に構成された遅延回路、１４・・・８個の排他
的論理和回路（ＥＸＯＲ）が並列に構成された演算回路
、１５，１６．１７・・・８個のラッチ回路が並列に構
成された保持回路。

Claims

【特許請求の範囲】　８個のＤタイプフリップフロップが並列に構成された
遅延回路が３段直列に接続され、これら遅延回路の各リ
セット端子および各クロック入力端子は各端子毎に共通
に接続され、８個の排他的論理和回路が並列に構成され、これら排他
的論理和回路の各一方の入力端子は前記３段目遅延回路
の各出力端子に接続され、各他方の入力端子は８ビット
並列に伝送される信号の各入力線に接続され、各出力端
子は前記初段遅延回路の各入力端子に接続され、８個のラッチ回路が前記各段の遅延回路毎に並列に構成
して設けられ、これら各ラッチ回路の各入力端子は前記
遅延回路の各段の各出力端子に接続され、各ラッチクロ
ック入力端子は共通に接続されたことを特徴とするパリテイ計算回路。