JPH04323579A - メモリ搭載パッケージの検査装置 - Google Patents
メモリ搭載パッケージの検査装置Info
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- JPH04323579A JPH04323579A JP3092547A JP9254791A JPH04323579A JP H04323579 A JPH04323579 A JP H04323579A JP 3092547 A JP3092547 A JP 3092547A JP 9254791 A JP9254791 A JP 9254791A JP H04323579 A JPH04323579 A JP H04323579A
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- 238000007689 inspection Methods 0.000 claims description 11
- 239000004071 soot Substances 0.000 claims description 7
- 230000001934 delay Effects 0.000 claims description 4
- 230000003111 delayed effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はメモリ搭載パッケージの
検査装置に関し、特に複数の被試験パッケージを同時に
試験するためのメモリ搭載パッケージの検査装置に関す
る。
検査装置に関し、特に複数の被試験パッケージを同時に
試験するためのメモリ搭載パッケージの検査装置に関す
る。
【０００２】
【従来の技術】図２は従来のメモリ搭載パッケージの検
査装置の一例を示すブロック図である。
査装置の一例を示すブロック図である。
【０００３】従来のメモリ搭載パッケージの検査装置は
、図２に示すように、１テスト周期内でアドレス信号１
と入力データ信号２とメモリコントロール信号３とを発
生し、それらを被試験パッケージ２０に入力し、被試験
パッケージ２０から出力さ出力データ信号１９を比較回
路２３に入力して判定ストローブ２２によって期待値信
号２１と比較することで合否の判定を行っている。
、図２に示すように、１テスト周期内でアドレス信号１
と入力データ信号２とメモリコントロール信号３とを発
生し、それらを被試験パッケージ２０に入力し、被試験
パッケージ２０から出力さ出力データ信号１９を比較回
路２３に入力して判定ストローブ２２によって期待値信
号２１と比較することで合否の判定を行っている。
【０００４】
【発明が解決しようとする課題】上述したような従来の
メモリ搭載パッケージの検査装置は、被試験パッケージ
からの出力データ信号と期待値信号との比較を１テスト
周期内では１回しか行わないため、被試験パッケージに
搭載されているメモリの容量が大きくなると、それに伴
って検査時間が増大するという欠点がある。
メモリ搭載パッケージの検査装置は、被試験パッケージ
からの出力データ信号と期待値信号との比較を１テスト
周期内では１回しか行わないため、被試験パッケージに
搭載されているメモリの容量が大きくなると、それに伴
って検査時間が増大するという欠点がある。
【０００５】
【課題を解決するための手段】本発明のメモリ搭載パッ
ケージの検査装置な、一つの被試験パッケージに入力す
る信号を入力してそれを所定の時間だけ遅延させて他の
被試験パッケージに対して出力する遅延回路と、複数の
前記被試験パッケージからの出力信号を入力して選択信
号によってそれらのうちの一つを選択する第一の選択回
路と、複数の判定スートローブを入力して前記選択信号
によってそれらのうちの一つを選択する第二の選択回路
と、前記第一の選択回路からの出力信号を入力してそれ
ぞれに対応する前記第二の選択回路からの出力信号によ
って期待値信号と比較する比較回路とを備えている。
ケージの検査装置な、一つの被試験パッケージに入力す
る信号を入力してそれを所定の時間だけ遅延させて他の
被試験パッケージに対して出力する遅延回路と、複数の
前記被試験パッケージからの出力信号を入力して選択信
号によってそれらのうちの一つを選択する第一の選択回
路と、複数の判定スートローブを入力して前記選択信号
によってそれらのうちの一つを選択する第二の選択回路
と、前記第一の選択回路からの出力信号を入力してそれ
ぞれに対応する前記第二の選択回路からの出力信号によ
って期待値信号と比較する比較回路とを備えている。
【０００６】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００７】図１は本発明の一実施例を示すブロック図
である。
である。
【０００８】図１において、本試験装置が発生したアド
レス信号１と入力データ信号２とメモリコントロール信
号３とは、第一の被試験パッケージ５にそのまま入力す
る。遅延回路８は、アドレス信号１と入力データ信号２
とメモリコントロール信号３とを入力し、それらを１／
２周期だけ遅延させて第二の被試験パッケージ６に入力
する。従って被試験パッケージ６のメモリの書込みおよ
び読出し動作は、被試験パッケージ５のメモリの書込み
および読出し動作よりもその分だけ遅れる。従って、読
出し動作による被試験パッケージ６からの出力データ信
号は、被試験パッケージ５からの出力データ信号よりも
１／２周期だけ遅れて出力されるので、パッケージ選択
信号７を１／２周期毎に“０”“１”に変化させること
により、選択回路９からの出力データ信号４として、被
試験パッケージ５からの出力データ信号と被試験パッケ
ージ６からの出力データ信号とが交互に出力するように
することができる。
レス信号１と入力データ信号２とメモリコントロール信
号３とは、第一の被試験パッケージ５にそのまま入力す
る。遅延回路８は、アドレス信号１と入力データ信号２
とメモリコントロール信号３とを入力し、それらを１／
２周期だけ遅延させて第二の被試験パッケージ６に入力
する。従って被試験パッケージ６のメモリの書込みおよ
び読出し動作は、被試験パッケージ５のメモリの書込み
および読出し動作よりもその分だけ遅れる。従って、読
出し動作による被試験パッケージ６からの出力データ信
号は、被試験パッケージ５からの出力データ信号よりも
１／２周期だけ遅れて出力されるので、パッケージ選択
信号７を１／２周期毎に“０”“１”に変化させること
により、選択回路９からの出力データ信号４として、被
試験パッケージ５からの出力データ信号と被試験パッケ
ージ６からの出力データ信号とが交互に出力するように
することができる。
【０００９】一方、選択回路１５には、判定スートロー
ブＡ１１と判定スートローブＢ１２とパッケージ選択信
号７とが入力し、選択回路１５は、パッケージ選択信号
７によって判定スートローブＡ１１と判定スートローブ
Ｂ１２とを交互に比較回路１３に対して出力する。
ブＡ１１と判定スートローブＢ１２とパッケージ選択信
号７とが入力し、選択回路１５は、パッケージ選択信号
７によって判定スートローブＡ１１と判定スートローブ
Ｂ１２とを交互に比較回路１３に対して出力する。
【００１０】比較回路１３は、判定スートローブＡ１１
によって被試験パッケージ５からの出力データ信号を期
待値信号１０と比較し、また判定スートローブＢ１２に
よって被試験パッケージ６からの出力データ信号を期待
値信号１０と比較してＰ／Ｆ判定信号１４を出力する。
によって被試験パッケージ５からの出力データ信号を期
待値信号１０と比較し、また判定スートローブＢ１２に
よって被試験パッケージ６からの出力データ信号を期待
値信号１０と比較してＰ／Ｆ判定信号１４を出力する。
【００１１】
【発明の効果】以上説明したように、本発明のメモリ搭
載パッケージの検査装置は、遅延回路によってアドレス
信号と入力データ信号とメモリコントロール信号とを遅
延させて被試験パッケージに対して出力することによっ
て複数の被試験パッケージからの出力データ信号のタイ
ミングを順次ずらせ、それらに対する判定スートローブ
も同様にずらせて、各被試験パッケージをそれぞれに対
応する判定スートローブによって期待値信号と比較する
ようにすることにより、１テスト周期内で複数の被試験
パッケージを試験することができるという効果がある。
載パッケージの検査装置は、遅延回路によってアドレス
信号と入力データ信号とメモリコントロール信号とを遅
延させて被試験パッケージに対して出力することによっ
て複数の被試験パッケージからの出力データ信号のタイ
ミングを順次ずらせ、それらに対する判定スートローブ
も同様にずらせて、各被試験パッケージをそれぞれに対
応する判定スートローブによって期待値信号と比較する
ようにすることにより、１テスト周期内で複数の被試験
パッケージを試験することができるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】従来のメモリ搭載パッケージの検査装置の一例
を示すブロック図である。
を示すブロック図である。
１ アドレス信号
２ 入力データ信号
３ メモリコントロール信号
４ 出力データ信号
５ 被試験パッケージ
６ 被試験パッケージ
７ パッケージ選択信号
８ 遅延回路
９ 選択回路
１０ 期待値信号
１１ 判定スートローブＡ
１２ 判定スートローブＢ
１３ 比較回路
１４ Ｐ／Ｆ判定信号
１５ 選択回路
１９ 出力データ信号
２０ 被試験パッケージ
２１ 期待値信号
２２ 判定ストローブ
２３ 比較回路
２４ Ｐ／Ｆ判定信号
Claims (2)
- 【請求項１】 一つの被試験パッケージに入力する信
号を入力してそれを所定の時間だけ遅延させてそれを他
の被試験パッケージに対して出力する遅延回路と、複数
の前記被試験パッケージからの出力信号を入力して選択
信号によってそれらのうちの一つを選択する第一の選択
回路と、複数の判定スートローブを入力して前記選択信
号によってそれらのうちの一つを選択する第二の選択回
路と、前記第一の選択回路からの出力信号を入力してそ
れぞれに対応する前記第二の選択回路からの出力信号に
よって期待値信号と比較する比較回路とを備えることを
特徴とするメモリ搭載パッケージの検査装置。 - 【請求項２】 第一の被試験パッケージに入力する信
号を入力してそれを１／２周期だけ遅延させてそれを第
二の被試験パッケージに対して出力する遅延回路と、前
記第一および第二の被試験パッケージからの出力信号を
入力して選択信号によってそれらのうちの一つを選択す
る第一の選択回路と、二つの判定スートローブを入力し
て前記選択信号によってそれらのうちの一つを選択する
第二の選択回路と、前記第一の選択回路からの出力信号
を入力してそれに対応する前記第二の選択回路からの出
力信号によって期待値信号と比較する比較回路とを備え
ることを特徴とするメモリ搭載パッケージの検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092547A JP3060580B2 (ja) | 1991-04-24 | 1991-04-24 | メモリ搭載パッケージの検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3092547A JP3060580B2 (ja) | 1991-04-24 | 1991-04-24 | メモリ搭載パッケージの検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04323579A true JPH04323579A (ja) | 1992-11-12 |
| JP3060580B2 JP3060580B2 (ja) | 2000-07-10 |
Family
ID=14057425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3092547A Expired - Fee Related JP3060580B2 (ja) | 1991-04-24 | 1991-04-24 | メモリ搭載パッケージの検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3060580B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
-
1991
- 1991-04-24 JP JP3092547A patent/JP3060580B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001014900A (ja) * | 1999-06-29 | 2001-01-19 | Fujitsu Ltd | 半導体装置及び記録媒体 |
| JP2009181647A (ja) * | 2008-01-31 | 2009-08-13 | Elpida Memory Inc | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3060580B2 (ja) | 2000-07-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000328 |
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