JPH04323740A - Ｗｄｔ回路 - Google Patents
Ｗｄｔ回路Info
- Publication number
- JPH04323740A JPH04323740A JP3094108A JP9410891A JPH04323740A JP H04323740 A JPH04323740 A JP H04323740A JP 3094108 A JP3094108 A JP 3094108A JP 9410891 A JP9410891 A JP 9410891A JP H04323740 A JPH04323740 A JP H04323740A
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- Japan
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- wdt
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、種々の技術分野で使用
されるコンピュータの中央演算処理装置（以下、ＣＰＵ
と指称する）の動作状態を監視するＷＤＴ回路に係わり
、特に監視時間に融通性をもたせたＷＤＴ回路に関する
。
されるコンピュータの中央演算処理装置（以下、ＣＰＵ
と指称する）の動作状態を監視するＷＤＴ回路に係わり
、特に監視時間に融通性をもたせたＷＤＴ回路に関する
。
【０００２】
【従来の技術】ＷＤＴ（ウオッチドッグタイマ：ｗａｔ
ｃｈ ｄｏｇ ｔｉｍｅｒ ）回路は、ＣＰＵが正常に
動作しているとき一定周期ごとにカウンタをリセットし
、ＣＰＵからのアクセス時間が一定周期を越えたときプ
ログラムが異常ないしは暴走中であると検出するもので
ある。通常、リアルタイム処理や制御システムでは、あ
る定められた時間を経過したときオーバーフロー信号を
外部に報告してシステムの切換えやシステムの安全性を
確保するためにＷＤＴ回路が使用されている。また、こ
のＷＤＴ回路は、１回目のオーバーフローで監視プログ
ラムに割込みをかけ、一定時間経過後に再びオーバーフ
ローが発生したときその旨を外部に報告し、アプリケー
ションプログラムの異常とシステムプログラムとの異常
を区別することが行われている。
ｃｈ ｄｏｇ ｔｉｍｅｒ ）回路は、ＣＰＵが正常に
動作しているとき一定周期ごとにカウンタをリセットし
、ＣＰＵからのアクセス時間が一定周期を越えたときプ
ログラムが異常ないしは暴走中であると検出するもので
ある。通常、リアルタイム処理や制御システムでは、あ
る定められた時間を経過したときオーバーフロー信号を
外部に報告してシステムの切換えやシステムの安全性を
確保するためにＷＤＴ回路が使用されている。また、こ
のＷＤＴ回路は、１回目のオーバーフローで監視プログ
ラムに割込みをかけ、一定時間経過後に再びオーバーフ
ローが発生したときその旨を外部に報告し、アプリケー
ションプログラムの異常とシステムプログラムとの異常
を区別することが行われている。
【０００３】ところで、従来のこの種のＷＤＴ回路は、
前述したように予めハード的にＣＰＵからのアクセス時
間が固定され、当該ＣＰＵからアクセス時間を経過して
もＷＤＴポートにアクセスがないとき、ＣＰＵにリセッ
トをかけるとか、或いはソフトウェア制御によって禁止
できないマスク不能な割込みＮＭＩ（ｎｏｎ ｍａｓｋ
ａｂｌｅｉｎｔｅｒｒｕｐｔ）をかけた後、一定時間経
過後にＣＰＵを強制的にリセットする方式となっている
。
前述したように予めハード的にＣＰＵからのアクセス時
間が固定され、当該ＣＰＵからアクセス時間を経過して
もＷＤＴポートにアクセスがないとき、ＣＰＵにリセッ
トをかけるとか、或いはソフトウェア制御によって禁止
できないマスク不能な割込みＮＭＩ（ｎｏｎ ｍａｓｋ
ａｂｌｅｉｎｔｅｒｒｕｐｔ）をかけた後、一定時間経
過後にＣＰＵを強制的にリセットする方式となっている
。
【０００４】
【発明が解決しようとする課題】しかし、以上のような
ＷＤＴ回路では、予めＷＤＴ監視時間（アクセス時間）
が固定されていることから融通性に欠け、ソフトウェア
の処理方法いかんにより、或いはシステム的な動作処理
の場合には必ずしも好適な方式とは言えない。
ＷＤＴ回路では、予めＷＤＴ監視時間（アクセス時間）
が固定されていることから融通性に欠け、ソフトウェア
の処理方法いかんにより、或いはシステム的な動作処理
の場合には必ずしも好適な方式とは言えない。
【０００５】しかも、ＮＭＩによる割込みをかけても、
一定時間後にＣＰＵを強制的にリセットしてしまうので
、ＮＭＩ発生後即時にシャットダウン処理を開始せざる
を得ず、さらにシャットダウン処理の時間が速いことか
ら異常情報を残す場合でも限度がある。
一定時間後にＣＰＵを強制的にリセットしてしまうので
、ＮＭＩ発生後即時にシャットダウン処理を開始せざる
を得ず、さらにシャットダウン処理の時間が速いことか
ら異常情報を残す場合でも限度がある。
【０００６】本発明は上記実情にかんがみてなされたも
ので、軽度な異常に対してシャットダウンせずに処理を
継続させることができ、かつ、異常情報を残すに十分な
時間を確保しうるＷＤＴ回路を提供することを目的とす
る。
ので、軽度な異常に対してシャットダウンせずに処理を
継続させることができ、かつ、異常情報を残すに十分な
時間を確保しうるＷＤＴ回路を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明に係わるＷＤＴ回
路は上記課題を解決するために、ＣＰＵによるデータの
書込みが一定時間行われないとき、前記ＣＰＵが動作異
常であると判定するＷＤＴ回路において、前記ＣＰＵか
ら送られてくる書込みデータに基づいて異常監視時間が
プリセットされる時間設定手段と、前記ＣＰＵからのア
クセスが前記時間設定手段によってプリセットされた異
常監視時間を越えたとき、動作異常と判定して前記ＣＰ
ＵへＮＭＩ要求信号を送出するＮＭＩ要求信号発生手段
と、このＮＭＩ要求信号発生手段からＮＭＩ要求信号を
発生した後、所定時間以内にアクセスがないとき前記Ｃ
ＰＵへリセット信号を送出するリセット信号発生手段と
を備えた構成である。
路は上記課題を解決するために、ＣＰＵによるデータの
書込みが一定時間行われないとき、前記ＣＰＵが動作異
常であると判定するＷＤＴ回路において、前記ＣＰＵか
ら送られてくる書込みデータに基づいて異常監視時間が
プリセットされる時間設定手段と、前記ＣＰＵからのア
クセスが前記時間設定手段によってプリセットされた異
常監視時間を越えたとき、動作異常と判定して前記ＣＰ
ＵへＮＭＩ要求信号を送出するＮＭＩ要求信号発生手段
と、このＮＭＩ要求信号発生手段からＮＭＩ要求信号を
発生した後、所定時間以内にアクセスがないとき前記Ｃ
ＰＵへリセット信号を送出するリセット信号発生手段と
を備えた構成である。
【０００８】
【作用】従って、本発明は以上のような手段を講じたこ
とにより、ＣＰＵからのデータの書込みによって任意の
異常監視時間を設定でき、かつ、ＷＤＴ異常発生時にＣ
ＰＵへＮＭＩ要求信号を送出し、その後、所定時間以内
にＣＰＵからアクセスがあればＷＤＴ監視を再開し、前
記所定時間経過してもＣＰＵからアクセスがないときだ
けＣＰＵをリセットすることにより、軽度な異常に対し
てシャットダウンせずに処理を継続させることができ、
またＣＰＵを実際にリセットする場合でも異常情報を十
分に確保できる。
とにより、ＣＰＵからのデータの書込みによって任意の
異常監視時間を設定でき、かつ、ＷＤＴ異常発生時にＣ
ＰＵへＮＭＩ要求信号を送出し、その後、所定時間以内
にＣＰＵからアクセスがあればＷＤＴ監視を再開し、前
記所定時間経過してもＣＰＵからアクセスがないときだ
けＣＰＵをリセットすることにより、軽度な異常に対し
てシャットダウンせずに処理を継続させることができ、
またＣＰＵを実際にリセットする場合でも異常情報を十
分に確保できる。
【０００９】
【実施例】以下、本発明の一実施例について図１を参照
しながら説明する。同図において１０はＷＤＴ監視時間
が任意にプリセット可能な時間設定手段としてのアップ
・ダウンカウンタ（ＡＬＳ１９１）であって、このカウ
ンタ１０はＣＰＵ（図示せず）からデータバス１１の他
、ＷＤＴ監視時間用基準クロック信号Ｓ１およびＷＤＴ
ポートセレクト信号Ｓ５が導入され、基準クロック信号
Ｓ１の立ち上がりごとにプリセット値をカウントダウン
して零となったときＭＩＮ端子からカウント値零信号Ｓ
２を出力し、かつ、カウント値を零とした基準クロック
信号Ｓ１の立ち下がりでＲＣ端子からリプルクロック信
号Ｓ６を出力する機能をもっている。
しながら説明する。同図において１０はＷＤＴ監視時間
が任意にプリセット可能な時間設定手段としてのアップ
・ダウンカウンタ（ＡＬＳ１９１）であって、このカウ
ンタ１０はＣＰＵ（図示せず）からデータバス１１の他
、ＷＤＴ監視時間用基準クロック信号Ｓ１およびＷＤＴ
ポートセレクト信号Ｓ５が導入され、基準クロック信号
Ｓ１の立ち上がりごとにプリセット値をカウントダウン
して零となったときＭＩＮ端子からカウント値零信号Ｓ
２を出力し、かつ、カウント値を零とした基準クロック
信号Ｓ１の立ち下がりでＲＣ端子からリプルクロック信
号Ｓ６を出力する機能をもっている。
【００１０】１２はＷＤＴポートセレクト信号Ｓ５の有
無に応じてＷＤＴ禁止／許可信号Ｓ３を出力する例えば
Ｄ−ＦＦ（ＡＬＳ７４）等を用いたＷＤＴ許可判定回路
であって、この回路１２の判定結果であるＷＤＴ禁止信
号またはＷＤＴ許可信号Ｓ３が後続のアンド論理回路（
ＡＬＳ０８）等のＮＭＩ要求信号発生手段１３に送られ
る。このＮＭＩ要求信号発生手段１３は、ＷＤＴ許可判
定回路１２からＷＤＴ許可信号Ｓ３を受けているとき、
アップ・ダウンカウンタ１０からのカウント値零信号Ｓ
２に基づいてＣＰＵにＮＭＩ要求信号Ｓ４を発生する機
能をもっている。１４はアップ・ダウンカウンタ１０の
ＲＣ端子から出力するリプルクロック信号Ｓ６の立ち上
りでＣＰＵリセット信号Ｓ７を出力する例えばＤ−ＦＦ
などを用いたリセット信号発生手段である。
無に応じてＷＤＴ禁止／許可信号Ｓ３を出力する例えば
Ｄ−ＦＦ（ＡＬＳ７４）等を用いたＷＤＴ許可判定回路
であって、この回路１２の判定結果であるＷＤＴ禁止信
号またはＷＤＴ許可信号Ｓ３が後続のアンド論理回路（
ＡＬＳ０８）等のＮＭＩ要求信号発生手段１３に送られ
る。このＮＭＩ要求信号発生手段１３は、ＷＤＴ許可判
定回路１２からＷＤＴ許可信号Ｓ３を受けているとき、
アップ・ダウンカウンタ１０からのカウント値零信号Ｓ
２に基づいてＣＰＵにＮＭＩ要求信号Ｓ４を発生する機
能をもっている。１４はアップ・ダウンカウンタ１０の
ＲＣ端子から出力するリプルクロック信号Ｓ６の立ち上
りでＣＰＵリセット信号Ｓ７を出力する例えばＤ−ＦＦ
などを用いたリセット信号発生手段である。
【００１１】次に、以上のようなＷＤＴ回路の動作につ
いて図２を参照しながら説明する。先ず、ＣＰＵからア
ップ・ダウンカウンタ１０にＷＤＴポートセレクト信号
Ｓ５を送出し、またＣＰＵからデータバス１１を介して
アップ・ダウンカウンタ１０にデータの書込みを行うと
、このアップ・ダウンカウンタ１０ではそのデータに応
じたＷＤＴ監視時間，つまりプリセット値が設定され、
さらにＷＤＴ許可判定回路１２からＷＤＴ許可信号Ｓ３
が送出される。
いて図２を参照しながら説明する。先ず、ＣＰＵからア
ップ・ダウンカウンタ１０にＷＤＴポートセレクト信号
Ｓ５を送出し、またＣＰＵからデータバス１１を介して
アップ・ダウンカウンタ１０にデータの書込みを行うと
、このアップ・ダウンカウンタ１０ではそのデータに応
じたＷＤＴ監視時間，つまりプリセット値が設定され、
さらにＷＤＴ許可判定回路１２からＷＤＴ許可信号Ｓ３
が送出される。
【００１２】この状態においてＣＰＵのプログラム実行
中に基準クロック信号Ｓ１が入ってくると、このアップ
・ダウンカウンタ１０はその基準クロック信号Ｓ１を受
けるごとにそのクロックの立ち上がりでプリセット値の
ダウン動作を実行する。ここで、アップ・ダウンカウン
タ１０は、ダウン動作によってプリセット値，つまりカ
ウント値が零になったとき、ＭＩＮ（ミニマム）端子か
らカウント値零信号Ｓ２を出力する。そこで、ＮＭＩ要
求信号発生手段１３はカウント値零信号Ｓ２を受けてＣ
ＰＵへＮＭＩ要求信号Ｓ４を送出する。
中に基準クロック信号Ｓ１が入ってくると、このアップ
・ダウンカウンタ１０はその基準クロック信号Ｓ１を受
けるごとにそのクロックの立ち上がりでプリセット値の
ダウン動作を実行する。ここで、アップ・ダウンカウン
タ１０は、ダウン動作によってプリセット値，つまりカ
ウント値が零になったとき、ＭＩＮ（ミニマム）端子か
らカウント値零信号Ｓ２を出力する。そこで、ＮＭＩ要
求信号発生手段１３はカウント値零信号Ｓ２を受けてＣ
ＰＵへＮＭＩ要求信号Ｓ４を送出する。
【００１３】ここで、ＣＰＵは、ＮＭＩ要求信号Ｓ４を
受付けた後、その処理プログラムの中で図２のＡ区間に
示すようにＷＤＴポートに対しアクセスし、アップ・ダ
ウンカウンタ１０に零以外の値を書込めれば、ＮＭＩ要
求信号発生手段１３のＭＩＮ（ミニマム）端子からＮＭ
Ｉ要求信号Ｓ４がなくなって元に戻り、これに伴ってＲ
Ｃ端子からリプルクロック信号Ｓ６が出力されず、よっ
てリセット信号発生手段１４からＣＰＵへリセット信号
Ｓ７が出力されない。従って、このＷＤＴ回路は軽度な
異常と判断し、引き続き、異常監視を継続する。
受付けた後、その処理プログラムの中で図２のＡ区間に
示すようにＷＤＴポートに対しアクセスし、アップ・ダ
ウンカウンタ１０に零以外の値を書込めれば、ＮＭＩ要
求信号発生手段１３のＭＩＮ（ミニマム）端子からＮＭ
Ｉ要求信号Ｓ４がなくなって元に戻り、これに伴ってＲ
Ｃ端子からリプルクロック信号Ｓ６が出力されず、よっ
てリセット信号発生手段１４からＣＰＵへリセット信号
Ｓ７が出力されない。従って、このＷＤＴ回路は軽度な
異常と判断し、引き続き、異常監視を継続する。
【００１４】しかし、図２のＢ区間に示すようにＣＰＵ
へのＭＩ要求信号Ｓ４に対し、ＣＰＵから何ら応答がな
ければ、ＭＩ要求信号Ｓ４の発生後基準クロック信号Ｓ
１の半サイクル，つまりクロックの立ち上がりから立ち
下がりまでの時間を経過した後、アップ・ダウンカウン
タ１０のＲＣ端子からリプルクロック信号Ｓ６を送出し
、このリプルクロック信号Ｓ６の立ち上りでリセット信
号発生手段１４からリセット信号Ｓ７を送出し、ＣＰＵ
を強制的にリセットするものである。
へのＭＩ要求信号Ｓ４に対し、ＣＰＵから何ら応答がな
ければ、ＭＩ要求信号Ｓ４の発生後基準クロック信号Ｓ
１の半サイクル，つまりクロックの立ち上がりから立ち
下がりまでの時間を経過した後、アップ・ダウンカウン
タ１０のＲＣ端子からリプルクロック信号Ｓ６を送出し
、このリプルクロック信号Ｓ６の立ち上りでリセット信
号発生手段１４からリセット信号Ｓ７を送出し、ＣＰＵ
を強制的にリセットするものである。
【００１５】従って、以上のような実施例の構成によれ
ば、ＣＰＵからＷＤＴポートにアクセスを行ってデータ
を書き込むといった簡単な方式によってＷＤＴ監視時間
を任意に変更でき、これによって種々のシステムに利用
できる。また、ＷＤＴ監視時間経過後にＮＭＩ要求信号
Ｓ４を発生した後、ＣＰＵから基準クロック信号Ｓ１の
半サイクル期間内にＷＤＴポートへアクセスすればシャ
ットダウンせずに処理を継続することができ、ＷＤＴ監
視時間の再延長はもとより、ＷＤＴ監視の禁止処置を容
易に取りうることができる。
ば、ＣＰＵからＷＤＴポートにアクセスを行ってデータ
を書き込むといった簡単な方式によってＷＤＴ監視時間
を任意に変更でき、これによって種々のシステムに利用
できる。また、ＷＤＴ監視時間経過後にＮＭＩ要求信号
Ｓ４を発生した後、ＣＰＵから基準クロック信号Ｓ１の
半サイクル期間内にＷＤＴポートへアクセスすればシャ
ットダウンせずに処理を継続することができ、ＷＤＴ監
視時間の再延長はもとより、ＷＤＴ監視の禁止処置を容
易に取りうることができる。
【００１６】なお、上記実施例では、ＮＭＩ要求信号Ｓ
４の発生後、リセット信号Ｓ７を発生する時間を基準ク
ロック信号の半サイクル時間としたが、その時間に特定
されるものでないことは言うまでもない。その他、本発
明はその要旨を逸脱しない範囲で種々変形して実施でき
る。
４の発生後、リセット信号Ｓ７を発生する時間を基準ク
ロック信号の半サイクル時間としたが、その時間に特定
されるものでないことは言うまでもない。その他、本発
明はその要旨を逸脱しない範囲で種々変形して実施でき
る。
【００１７】
【発明の効果】以上説明したように本発明によれば、Ｗ
ＤＴ監視時間を自在に変更でき、しかもＮＭＩ要求信号
を発生した後一定時間以内にＣＰＵからＷＤＴポートへ
アクセスすれば、ＣＰＵのリセットを未然に回避でき、
軽度な異常に対してシャットダウンせずに処理を継続で
き、またＣＰＵをリセットする場合でも異常情報を十分
に確保できる。
ＤＴ監視時間を自在に変更でき、しかもＮＭＩ要求信号
を発生した後一定時間以内にＣＰＵからＷＤＴポートへ
アクセスすれば、ＣＰＵのリセットを未然に回避でき、
軽度な異常に対してシャットダウンせずに処理を継続で
き、またＣＰＵをリセットする場合でも異常情報を十分
に確保できる。
【図１】 本発明に係わるＷＤＴ回路の一実施例を示
す構成図。
す構成図。
【図２】 図１のＷＤＴ回路の動作を説明するタイミ
ング図。
ング図。
１０…アップ・ダウンカウンタ、１１…データバス、１
２…ＷＤＴ許可判定回路、１３…ＮＭＩ要求信号発生手
段、１４…リセット信号発生手段、Ｓ１…基準クロック
信号、Ｓ２…カウント値零信号、Ｓ３…ＷＤＴ禁止／許
可信号、Ｓ４…ＮＭＩ要求信号、Ｓ５…ＷＤＴポートセ
レクト信号、Ｓ６…リプルクロック信号、Ｓ７…リセッ
ト信号。
２…ＷＤＴ許可判定回路、１３…ＮＭＩ要求信号発生手
段、１４…リセット信号発生手段、Ｓ１…基準クロック
信号、Ｓ２…カウント値零信号、Ｓ３…ＷＤＴ禁止／許
可信号、Ｓ４…ＮＭＩ要求信号、Ｓ５…ＷＤＴポートセ
レクト信号、Ｓ６…リプルクロック信号、Ｓ７…リセッ
ト信号。
Claims (1)
- 【請求項１】 ＣＰＵによるデータの書込みが一定時
間行われないとき、前記ＣＰＵが動作異常であると判定
するＷＤＴ回路において、前記ＣＰＵから送られてくる
書込みデータに基づいて異常監視時間がプリセットされ
る時間設定手段と、前記ＣＰＵからのアクセスが前記時
間設定手段によってプリセットされた異常監視時間を越
えたとき、動作異常と判定して前記ＣＰＵへＮＭＩ要求
信号を送出するＮＭＩ要求信号発生手段と、このＮＭＩ
要求信号発生手段からＮＭＩ要求信号を発生した後、所
定時間以内にアクセスがないとき前記ＣＰＵへリセット
信号を送出するリセット信号発生手段とを備えたことを
特徴とするＷＤＴ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094108A JPH04323740A (ja) | 1991-04-24 | 1991-04-24 | Ｗｄｔ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3094108A JPH04323740A (ja) | 1991-04-24 | 1991-04-24 | Ｗｄｔ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323740A true JPH04323740A (ja) | 1992-11-12 |
Family
ID=14101247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3094108A Pending JPH04323740A (ja) | 1991-04-24 | 1991-04-24 | Ｗｄｔ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323740A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57166655A (en) * | 1981-04-03 | 1982-10-14 | Hitachi Ltd | Monitoring device for data processing system |
| JPS6129239A (ja) * | 1984-07-19 | 1986-02-10 | Nec Corp | プロセツサ異常再開方式 |
| JPS61249152A (ja) * | 1985-04-27 | 1986-11-06 | Fujitsu Ltd | プログラム暴走処理方式 |
| JPS6361043B2 (ja) * | 1979-05-18 | 1988-11-28 | ||
| JPH01154258A (ja) * | 1987-12-10 | 1989-06-16 | Matsushita Electric Ind Co Ltd | ウォッチドッグタイマによる誤動作検出装置 |
-
1991
- 1991-04-24 JP JP3094108A patent/JPH04323740A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6361043B2 (ja) * | 1979-05-18 | 1988-11-28 | ||
| JPS57166655A (en) * | 1981-04-03 | 1982-10-14 | Hitachi Ltd | Monitoring device for data processing system |
| JPS6129239A (ja) * | 1984-07-19 | 1986-02-10 | Nec Corp | プロセツサ異常再開方式 |
| JPS61249152A (ja) * | 1985-04-27 | 1986-11-06 | Fujitsu Ltd | プログラム暴走処理方式 |
| JPH01154258A (ja) * | 1987-12-10 | 1989-06-16 | Matsushita Electric Ind Co Ltd | ウォッチドッグタイマによる誤動作検出装置 |
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