JPH0756774A - ウォッチドッグタイマ - Google Patents
ウォッチドッグタイマInfo
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- JPH0756774A JPH0756774A JP5202293A JP20229393A JPH0756774A JP H0756774 A JPH0756774 A JP H0756774A JP 5202293 A JP5202293 A JP 5202293A JP 20229393 A JP20229393 A JP 20229393A JP H0756774 A JPH0756774 A JP H0756774A
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- Japan
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 3
- 230000002401 inhibitory effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】
【目的】 ＳＬＥＥＰモード中のウォッチドッグタイマ
のカウント動作を禁止し、該ウォッチドッグタイマのカ
ウント動作はＣＰＵがオペレーション状態にある時のみ
行うことにより、消費電力を少なくする。 【構成】 ＣＰＵ１が停止中、即ちＳＬＥＥＰフラグ２
のＳＬＥＥＰ信号Ｓ２が“１”の時は、ＡＮＤゲート２
０が閉じてフリーランカウンタ４へのクロック信号φの
入力が禁止され、該フリーランカウンタ４のカウント動
作が停止する。リセット信号発生回路３０は、ＣＰＵ１
から所定の手順でアクセスされた時にリセット信号Ｓ３
を発生してフリーランカウンタ４をリセットすると共
に、ＳＬＥＥＰ信号Ｓ２が“１”から“０”に切換わる
時、即ち割込み信号ＩＲが入力されてＣＰＵ１がＷＡＫ
Ｅ ＵＰして動作開始する時にもリセット信号Ｓ３を発
生してフリーランカウンタ４をリセットする。
のカウント動作を禁止し、該ウォッチドッグタイマのカ
ウント動作はＣＰＵがオペレーション状態にある時のみ
行うことにより、消費電力を少なくする。 【構成】 ＣＰＵ１が停止中、即ちＳＬＥＥＰフラグ２
のＳＬＥＥＰ信号Ｓ２が“１”の時は、ＡＮＤゲート２
０が閉じてフリーランカウンタ４へのクロック信号φの
入力が禁止され、該フリーランカウンタ４のカウント動
作が停止する。リセット信号発生回路３０は、ＣＰＵ１
から所定の手順でアクセスされた時にリセット信号Ｓ３
を発生してフリーランカウンタ４をリセットすると共
に、ＳＬＥＥＰ信号Ｓ２が“１”から“０”に切換わる
時、即ち割込み信号ＩＲが入力されてＣＰＵ１がＷＡＫ
Ｅ ＵＰして動作開始する時にもリセット信号Ｓ３を発
生してフリーランカウンタ４をリセットする。
Description
【０００１】
【産業上の利用分野】本発明は、マイクロコンピュータ
等において、ある一定周期毎にカウンタをリセットする
ことによってプログラムの異常ループや暴走を検知する
ためのウォッチドッグタイマ（watch dog timer ）、特
にその動作制御に関するものである。
等において、ある一定周期毎にカウンタをリセットする
ことによってプログラムの異常ループや暴走を検知する
ためのウォッチドッグタイマ（watch dog timer ）、特
にその動作制御に関するものである。
【０００２】
【従来の技術】図２は、従来のウォッチドッグタイマの
一構成例を示すブロック図である。このウォッチドッグ
タイマは、マイクロコンピュータ等に設けられる中央処
理装置（以下、ＣＰＵという）１で制御されるもので、
該ＣＰＵ１に、アドレスバスＡＢとデータバスＤＢを介
してスリープ（ＳＬＥＥＰ）フラグ２及びリセット信号
発生回路３が接続されている。ＣＰＵ１から、ＳＬＥＥ
Ｐフラグ２とリセット信号発生回路３に対し、書込み信
号Ｓ１が入力される。ＳＬＥＥＰフラグ２には割込み信
号ＩＲが入力され、該ＳＬＥＥＰフラグ２から出力され
たＳＬＥＥＰ信号Ｓ２がＣＰＵ１に入力される。リセッ
ト信号発生回路３は、ＣＰＵ１からの書込み信号Ｓ１に
基づき一定の周期でリセット信号Ｓ３を発生する回路で
あり、そのリセット信号Ｓ３がリセット付きのカウンタ
（例えば、フリーランカウンタ）４のリセット入力端子
Ｒに接続されている。フリーランカウンタ４は、クロッ
ク入力端子ＣＬＫに入力されるクロック信号φの数をカ
ウントし、そのカウント値が一定値を越えるとオーバフ
ロー出力端子ＯＶＦからオーバフロー信号Ｓ４を出力
し、リセット入力端子Ｒにリセット信号Ｓ３が入力され
るとリセットされるカウンタである。
一構成例を示すブロック図である。このウォッチドッグ
タイマは、マイクロコンピュータ等に設けられる中央処
理装置（以下、ＣＰＵという）１で制御されるもので、
該ＣＰＵ１に、アドレスバスＡＢとデータバスＤＢを介
してスリープ（ＳＬＥＥＰ）フラグ２及びリセット信号
発生回路３が接続されている。ＣＰＵ１から、ＳＬＥＥ
Ｐフラグ２とリセット信号発生回路３に対し、書込み信
号Ｓ１が入力される。ＳＬＥＥＰフラグ２には割込み信
号ＩＲが入力され、該ＳＬＥＥＰフラグ２から出力され
たＳＬＥＥＰ信号Ｓ２がＣＰＵ１に入力される。リセッ
ト信号発生回路３は、ＣＰＵ１からの書込み信号Ｓ１に
基づき一定の周期でリセット信号Ｓ３を発生する回路で
あり、そのリセット信号Ｓ３がリセット付きのカウンタ
（例えば、フリーランカウンタ）４のリセット入力端子
Ｒに接続されている。フリーランカウンタ４は、クロッ
ク入力端子ＣＬＫに入力されるクロック信号φの数をカ
ウントし、そのカウント値が一定値を越えるとオーバフ
ロー出力端子ＯＶＦからオーバフロー信号Ｓ４を出力
し、リセット入力端子Ｒにリセット信号Ｓ３が入力され
るとリセットされるカウンタである。
【０００３】次に、図２のウォッチドッグタイマの動作
を説明する。マイクロコンピュータに電源が投入される
と、クロック信号φがフリーランカウンタ４のクロック
入力端子ＣＬＫに入力され、ある時間が経過すると、該
フリーランカウンタ４がオーバフローしてオーバフロー
信号Ｓ４をオーバフロー出力端子ＯＶＦから出力する。
このオーバフロー信号Ｓ４はＣＰＵ１の暴走を意味す
る。そのため、ＣＰＵ１は、フリーランカウンタ４がオ
ーバフローする前に、これをリセットするように、リセ
ット信号発生回路３をアクセスする。リセット信号発生
回路３は、ＣＰＵ１より、所定の手順で所定のデータが
書込まれた時のみリセット信号Ｓ３を発生する。この動
作を定期的に繰り返すように、予めプログラムしてお
く。例えば、フリーランカウンタ４が２秒でオーバフロ
ーするとすれば、１秒毎に前記リセット動作を繰り返
す。ＣＰＵ１からリセット信号発生回路３及びＳＬＥＥ
Ｐフラグ２へのアクセスは、該ＣＰＵ１から出力される
書込み信号Ｓ１により、データバスＤＢとアドレスバス
ＡＢを介して行われる。ＣＰＵ１よりＳＬＥＥＰフラグ
２に“１”が書込まれ、該ＳＬＥＥＰフラグ２から出力
されるＳＬＥＥＰ信号Ｓ２が“１”になると、ＣＰＵ１
は非動作状態（ＳＬＥＥＰ状態）となる。割込み信号Ｉ
Ｒが“１”になると、ＳＬＥＥＰフラグ２がリセットさ
れ、ＣＰＵ１が動作状態（ＷＡＫＥ ＵＰ状態）とな
る。
を説明する。マイクロコンピュータに電源が投入される
と、クロック信号φがフリーランカウンタ４のクロック
入力端子ＣＬＫに入力され、ある時間が経過すると、該
フリーランカウンタ４がオーバフローしてオーバフロー
信号Ｓ４をオーバフロー出力端子ＯＶＦから出力する。
このオーバフロー信号Ｓ４はＣＰＵ１の暴走を意味す
る。そのため、ＣＰＵ１は、フリーランカウンタ４がオ
ーバフローする前に、これをリセットするように、リセ
ット信号発生回路３をアクセスする。リセット信号発生
回路３は、ＣＰＵ１より、所定の手順で所定のデータが
書込まれた時のみリセット信号Ｓ３を発生する。この動
作を定期的に繰り返すように、予めプログラムしてお
く。例えば、フリーランカウンタ４が２秒でオーバフロ
ーするとすれば、１秒毎に前記リセット動作を繰り返
す。ＣＰＵ１からリセット信号発生回路３及びＳＬＥＥ
Ｐフラグ２へのアクセスは、該ＣＰＵ１から出力される
書込み信号Ｓ１により、データバスＤＢとアドレスバス
ＡＢを介して行われる。ＣＰＵ１よりＳＬＥＥＰフラグ
２に“１”が書込まれ、該ＳＬＥＥＰフラグ２から出力
されるＳＬＥＥＰ信号Ｓ２が“１”になると、ＣＰＵ１
は非動作状態（ＳＬＥＥＰ状態）となる。割込み信号Ｉ
Ｒが“１”になると、ＳＬＥＥＰフラグ２がリセットさ
れ、ＣＰＵ１が動作状態（ＷＡＫＥ ＵＰ状態）とな
る。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ウォッチドッグタイマでは、ＣＰＵ１がＳＬＥＥＰモー
ドにある場合も、ウォッチドッグタイマのリセット（即
ち、フリーランカウンタ４のリセット）のために、割込
み信号ＩＲによってＷＡＫＥ ＵＰしなければならな
い。そのため、マイクロコンピュータ等の消費電力が増
大するという問題があり、それを比較的簡単な回路構成
と制御で解決することが困難であった。本発明は、前記
従来技術が持っていた課題として、ウォッチドッグタイ
マのリセット動作のために消費電力が増大するという点
について解決したウォッチドッグタイマを提供するもの
である。
ウォッチドッグタイマでは、ＣＰＵ１がＳＬＥＥＰモー
ドにある場合も、ウォッチドッグタイマのリセット（即
ち、フリーランカウンタ４のリセット）のために、割込
み信号ＩＲによってＷＡＫＥ ＵＰしなければならな
い。そのため、マイクロコンピュータ等の消費電力が増
大するという問題があり、それを比較的簡単な回路構成
と制御で解決することが困難であった。本発明は、前記
従来技術が持っていた課題として、ウォッチドッグタイ
マのリセット動作のために消費電力が増大するという点
について解決したウォッチドッグタイマを提供するもの
である。
【０００５】
【課題を解決するための手段】本発明は、前記課題を解
決するために、クロック信号を入力してその数をカウン
トするカウンタと、ＣＰＵの制御に基づき一定周期毎に
リセット信号を発生して前記カウンタをリセットするリ
セット信号発生回路とを、備えたウォッチドッグタイマ
において、ＣＰＵのＳＬＥＥＰモード中における前記カ
ウンタへの前記クロック信号の入力を禁止する禁止手段
と、前記ＳＬＥＥＰモードが解除された時に前記カウン
タをリセットするリセット手段とを、設けている。
決するために、クロック信号を入力してその数をカウン
トするカウンタと、ＣＰＵの制御に基づき一定周期毎に
リセット信号を発生して前記カウンタをリセットするリ
セット信号発生回路とを、備えたウォッチドッグタイマ
において、ＣＰＵのＳＬＥＥＰモード中における前記カ
ウンタへの前記クロック信号の入力を禁止する禁止手段
と、前記ＳＬＥＥＰモードが解除された時に前記カウン
タをリセットするリセット手段とを、設けている。
【０００６】
【作用】本発明によれば、以上のようにウォッチドッグ
タイマを構成したので、ＣＰＵがＳＬＥＥＰモードにあ
る時、該ＣＰＵが暴走していないので、禁止手段によっ
てカウンタへのクロック信号の入力が禁止され、該ＳＬ
ＥＥＰモード中のウォッチドッグタイマのカウント動作
が禁止される。ＳＬＥＥＰモードが解除されると、リセ
ット手段によってカウンタがリセットされる。このウォ
ッチドッグタイマのリセットは、ＣＰＵがオペレーショ
ン状態にある時のみ行われるので、全体としての消費電
力が少なくなる。従って、前記課題を解決できるのであ
る。
タイマを構成したので、ＣＰＵがＳＬＥＥＰモードにあ
る時、該ＣＰＵが暴走していないので、禁止手段によっ
てカウンタへのクロック信号の入力が禁止され、該ＳＬ
ＥＥＰモード中のウォッチドッグタイマのカウント動作
が禁止される。ＳＬＥＥＰモードが解除されると、リセ
ット手段によってカウンタがリセットされる。このウォ
ッチドッグタイマのリセットは、ＣＰＵがオペレーショ
ン状態にある時のみ行われるので、全体としての消費電
力が少なくなる。従って、前記課題を解決できるのであ
る。
【０００７】
【実施例】図１は、本発明の実施例を示すマイクロコン
ピュータ等におけるウォッチドッグタイマの構成ブロッ
ク図であり、従来の図２中の要素と共通の要素には共通
の符号が付されている。このウォッチドッグタイマが従
来のものと異なる点は、フリーランカウンタ４へのクロ
ック信号φの入力の許可または禁止を行う禁止手段（例
えば、２入力ＡＮＤゲート）２０が追加されていること
と、従来のリセット信号発生回路３に代えてそれと構成
の異なるリセット信号発生回路３０が設けられているこ
とである。２入力ＡＮＤゲート２０の一方の入力端子に
はクロック信号φが、他方の反転入力端子にはＳＬＥＥ
Ｐフラグ２からのＳＬＥＥＰ信号Ｓ２が入力され、該Ａ
ＮＤゲート２０の出力端子がフリーランカウンタ４のク
ロック入力端子ＣＬＫに接続されている。リセット信号
発生回路３０は、従来のリセット信号発生回路３と同様
にＣＰＵ１からの書込み信号Ｓ１に基づきリセット信号
Ｓ３を発生する機能を有する他に、ＳＬＥＥＰフラグ２
からのＳＬＥＥＰ信号Ｓ２を入力して該リセット信号Ｓ
３を発生するリセット手段を有している。次に、図１の
ウォッチドッグタイマと図２のウォッチドッグタイマの
動作の相違点（ａ），（ｂ）に着目しつつ、本実施例の
動作を説明する。
ピュータ等におけるウォッチドッグタイマの構成ブロッ
ク図であり、従来の図２中の要素と共通の要素には共通
の符号が付されている。このウォッチドッグタイマが従
来のものと異なる点は、フリーランカウンタ４へのクロ
ック信号φの入力の許可または禁止を行う禁止手段（例
えば、２入力ＡＮＤゲート）２０が追加されていること
と、従来のリセット信号発生回路３に代えてそれと構成
の異なるリセット信号発生回路３０が設けられているこ
とである。２入力ＡＮＤゲート２０の一方の入力端子に
はクロック信号φが、他方の反転入力端子にはＳＬＥＥ
Ｐフラグ２からのＳＬＥＥＰ信号Ｓ２が入力され、該Ａ
ＮＤゲート２０の出力端子がフリーランカウンタ４のク
ロック入力端子ＣＬＫに接続されている。リセット信号
発生回路３０は、従来のリセット信号発生回路３と同様
にＣＰＵ１からの書込み信号Ｓ１に基づきリセット信号
Ｓ３を発生する機能を有する他に、ＳＬＥＥＰフラグ２
からのＳＬＥＥＰ信号Ｓ２を入力して該リセット信号Ｓ
３を発生するリセット手段を有している。次に、図１の
ウォッチドッグタイマと図２のウォッチドッグタイマの
動作の相違点（ａ），（ｂ）に着目しつつ、本実施例の
動作を説明する。
【０００８】（ａ） 第１の相違点 図２のフリーランカウンタ４には、ＣＰＵ１が停止状態
か動作状態かにかかわらず、電源投入後は常にクロック
信号φが供給され、フリーランカウンタ４がカウント動
作を行う。これに対し、本実施例では、ＣＰＵ１が停止
中（即ち、ＳＬＥＥＰ信号Ｓ２が“１”の時）、ＡＮＤ
ゲート２０によってフリーランカウンタ４へのクロック
信号φの供給が禁止される。つまり、ＣＰＵ１よりＳＬ
ＥＥＰフラグ２へ“１”が書込まれ、該ＳＬＥＥＰフラ
グ２から出力されるＳＬＥＥＰ信号Ｓ２が“１”になる
と、該ＣＰＵ１が非動作状態となる。この時、ＳＬＥＥ
Ｐ信号Ｓ２が“１”のため、ＡＮＤゲート２０が閉じて
フリーランカウンタ４へのクロック信号φの入力が禁止
される。 （ｂ） 第２の相違点 図２のリセット信号発生回路３では、ＣＰＵ１から書込
み信号Ｓ１が供給され、所定の手順でアクセスされた時
のみしかリセット信号Ｓ３を発生しない。これに対し、
本実施例のリセット信号発生回路３０では、ＳＬＥＥＰ
フラグ２から出力されるＳＬＥＥＰ信号Ｓ２が“１”か
ら“０”に切換わる時、即ち該ＳＬＥＥＰフラグ２に割
込み信号ＩＲが入力されてＣＰＵ１がＷＡＫＥ ＵＰ
し、動作開始する時にもリセット信号Ｓ３を発生し、フ
リーランカウンタ４をリセットする。
か動作状態かにかかわらず、電源投入後は常にクロック
信号φが供給され、フリーランカウンタ４がカウント動
作を行う。これに対し、本実施例では、ＣＰＵ１が停止
中（即ち、ＳＬＥＥＰ信号Ｓ２が“１”の時）、ＡＮＤ
ゲート２０によってフリーランカウンタ４へのクロック
信号φの供給が禁止される。つまり、ＣＰＵ１よりＳＬ
ＥＥＰフラグ２へ“１”が書込まれ、該ＳＬＥＥＰフラ
グ２から出力されるＳＬＥＥＰ信号Ｓ２が“１”になる
と、該ＣＰＵ１が非動作状態となる。この時、ＳＬＥＥ
Ｐ信号Ｓ２が“１”のため、ＡＮＤゲート２０が閉じて
フリーランカウンタ４へのクロック信号φの入力が禁止
される。 （ｂ） 第２の相違点 図２のリセット信号発生回路３では、ＣＰＵ１から書込
み信号Ｓ１が供給され、所定の手順でアクセスされた時
のみしかリセット信号Ｓ３を発生しない。これに対し、
本実施例のリセット信号発生回路３０では、ＳＬＥＥＰ
フラグ２から出力されるＳＬＥＥＰ信号Ｓ２が“１”か
ら“０”に切換わる時、即ち該ＳＬＥＥＰフラグ２に割
込み信号ＩＲが入力されてＣＰＵ１がＷＡＫＥ ＵＰ
し、動作開始する時にもリセット信号Ｓ３を発生し、フ
リーランカウンタ４をリセットする。
【０００９】従来のものと本実施例とは、以上のような
相違点を有するため、本実施例では次のような利点を有
している。 （ｉ） 本実施例のフリーランカウンタ４は、ＣＰＵ１
が停止中はＡＮＤゲート２０によってクロック信号φの
入力が禁止されるので、カウント動作を行わない。その
ため、ＣＰＵ１の停止中にフリーランカウンタ４のリセ
ットのために該ＣＰＵ１をＷＡＫＥ ＵＰする必要がな
い。従って、消費電力を増大させずに済み、より低消費
電力のマイクロコンピュータ等の実現が可能となる。 （ii） ＣＰＵ１のＳＬＥＥＰモードが解除され、該Ｃ
ＰＵ１が動作を開始する際には、一度、フリーランカウ
ンタ４がリセット信号Ｓ３によってリセットされる。そ
のため、ＣＰＵ１の短時間の動作が繰り返された場合に
も、フリーランカウンタ４のカウント値が積算されるこ
とがなく、プログラムによるフリーランカウンタ４のリ
セット動作は、ＣＰＵ１の書込み信号Ｓ１によってフリ
ーランカウンタ４が“０”からオーバフローするまでの
時間、連続して動作する場合のみ必要になるので、ウォ
ッチドッグタイマのコントロールが極めて簡単である。 なお、本発明は上記実施例に限定されず、例えば、ＡＮ
Ｄゲート２０を他のゲート回路等の禁止手段で構成した
り、あるいはフリーランカウンタ４を他のリセット付き
のカウンタで構成したり、さらに図１の回路に他の機能
ブロックを付加する等、種々の変形が可能である。
相違点を有するため、本実施例では次のような利点を有
している。 （ｉ） 本実施例のフリーランカウンタ４は、ＣＰＵ１
が停止中はＡＮＤゲート２０によってクロック信号φの
入力が禁止されるので、カウント動作を行わない。その
ため、ＣＰＵ１の停止中にフリーランカウンタ４のリセ
ットのために該ＣＰＵ１をＷＡＫＥ ＵＰする必要がな
い。従って、消費電力を増大させずに済み、より低消費
電力のマイクロコンピュータ等の実現が可能となる。 （ii） ＣＰＵ１のＳＬＥＥＰモードが解除され、該Ｃ
ＰＵ１が動作を開始する際には、一度、フリーランカウ
ンタ４がリセット信号Ｓ３によってリセットされる。そ
のため、ＣＰＵ１の短時間の動作が繰り返された場合に
も、フリーランカウンタ４のカウント値が積算されるこ
とがなく、プログラムによるフリーランカウンタ４のリ
セット動作は、ＣＰＵ１の書込み信号Ｓ１によってフリ
ーランカウンタ４が“０”からオーバフローするまでの
時間、連続して動作する場合のみ必要になるので、ウォ
ッチドッグタイマのコントロールが極めて簡単である。 なお、本発明は上記実施例に限定されず、例えば、ＡＮ
Ｄゲート２０を他のゲート回路等の禁止手段で構成した
り、あるいはフリーランカウンタ４を他のリセット付き
のカウンタで構成したり、さらに図１の回路に他の機能
ブロックを付加する等、種々の変形が可能である。
【００１０】
【発明の効果】以上詳細に説明したように、本発明によ
れば、ＣＰＵの停止中において禁止手段によってカウン
タのカウント動作が禁止されるので、従来のようにＣＰ
Ｕの停止中にカウンタをリセットするために該ＣＰＵを
ＷＡＫＥ ＵＰする必要がなく、それによって消費電力
を低減できる。さらに、ＣＰＵのＳＬＥＥＰモードが解
除されて該ＣＰＵが動作を開始する際には、一度、カウ
ンタがリセットされるので、ＣＰＵの短時間の動作が繰
り返された場合にもカウンタのカウント値が積算される
ことがない。これにより、プログラムによるＣＰＵの制
御に基づくカウンタのリセット動作は、該カウンタが例
えば“０”からオーバフローするまでの時間、連続して
動作する場合のみ必要になるので、ウォッチドッグタイ
マのコントロールが極めて簡単になる。
れば、ＣＰＵの停止中において禁止手段によってカウン
タのカウント動作が禁止されるので、従来のようにＣＰ
Ｕの停止中にカウンタをリセットするために該ＣＰＵを
ＷＡＫＥ ＵＰする必要がなく、それによって消費電力
を低減できる。さらに、ＣＰＵのＳＬＥＥＰモードが解
除されて該ＣＰＵが動作を開始する際には、一度、カウ
ンタがリセットされるので、ＣＰＵの短時間の動作が繰
り返された場合にもカウンタのカウント値が積算される
ことがない。これにより、プログラムによるＣＰＵの制
御に基づくカウンタのリセット動作は、該カウンタが例
えば“０”からオーバフローするまでの時間、連続して
動作する場合のみ必要になるので、ウォッチドッグタイ
マのコントロールが極めて簡単になる。
【図１】本発明の実施例を示すウォッチドッグタイマの
構成ブロック図である。
構成ブロック図である。
【図２】従来のウォッチドッグタイマの構成ブロック図
である。
である。
１ ＣＰＵ ２ ＳＬＥＥＰフラグ ４ フリーランカウンタ ２０ ＡＮＤゲート（禁止手段） ３０ リセット信号発生回路 ＩＲ 割込み信号 Ｓ１ 書込み信号 Ｓ２ ＳＬＥＥＰ信号 Ｓ３ リセット信号 Ｓ４ オーバフロー信号 φ クロック信号
Claims (1)
- 【請求項１】 クロック信号を入力してその数をカウン
トするカウンタと、中央処理装置の制御に基づき一定周
期毎にリセット信号を発生して前記カウンタをリセット
するリセット信号発生回路とを、備えたウォッチドッグ
タイマにおいて、 前記中央処理装置のスリープモード中における前記カウ
ンタへの前記クロック信号の入力を禁止する禁止手段
と、 前記スリープモードが解除された時に前記カウンタをリ
セットするリセット手段とを、 設けたことを特徴とするウォッチドッグタイマ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202293A JPH0756774A (ja) | 1993-08-16 | 1993-08-16 | ウォッチドッグタイマ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5202293A JPH0756774A (ja) | 1993-08-16 | 1993-08-16 | ウォッチドッグタイマ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0756774A true JPH0756774A (ja) | 1995-03-03 |
Family
ID=16455148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5202293A Withdrawn JPH0756774A (ja) | 1993-08-16 | 1993-08-16 | ウォッチドッグタイマ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0756774A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006099654A (ja) * | 2004-09-30 | 2006-04-13 | Nec Electronics Corp | 半導体回路装置 |
| JP2006101041A (ja) * | 2004-09-28 | 2006-04-13 | Fujitsu Ltd | 携帯電話機 |
| JP2007213137A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 電子制御装置 |
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
-
1993
- 1993-08-16 JP JP5202293A patent/JPH0756774A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006101041A (ja) * | 2004-09-28 | 2006-04-13 | Fujitsu Ltd | 携帯電話機 |
| US7523326B2 (en) | 2004-09-28 | 2009-04-21 | Fujitsu Limited | Method and apparatus for maintaining a suspension state after powering down and fully powering down upon expiration of a timer or low battery level |
| JP2006099654A (ja) * | 2004-09-30 | 2006-04-13 | Nec Electronics Corp | 半導体回路装置 |
| JP2007213137A (ja) * | 2006-02-07 | 2007-08-23 | Denso Corp | 電子制御装置 |
| JP2008276360A (ja) * | 2007-04-26 | 2008-11-13 | Fujitsu Ten Ltd | 電子制御装置 |
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Legal Events
| Date | Code | Title | Description |
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| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |