JPH04323873A - 薄膜トランジスタ - Google Patents
薄膜トランジスタInfo
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- JPH04323873A JPH04323873A JP9212291A JP9212291A JPH04323873A JP H04323873 A JPH04323873 A JP H04323873A JP 9212291 A JP9212291 A JP 9212291A JP 9212291 A JP9212291 A JP 9212291A JP H04323873 A JPH04323873 A JP H04323873A
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- Pending
Links
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Landscapes
- Thin Film Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置などに用い
る薄膜トランジスタの構造に関する。
る薄膜トランジスタの構造に関する。
【０００２】
【従来の技術】液晶表示装置などに用いる薄膜トランジ
スタアレイの構造は、図４の様に平坦な窒化シリコン膜
や二酸化シリコン膜などのパシベーション膜の上にＣｒ
やＡｌのゲートラインが形成され、その上のソースライ
ンとの交差部において両者がショートしないように二酸
化シリコン膜などの層間絶縁膜で絶縁され、かつ段差を
なめらかにしてある。なおこれらの絶縁膜は基板からの
可動イオンによってシリコン薄膜層が汚染され、薄膜ト
ランジスタの電気的特性が劣化するのを防止している。
スタアレイの構造は、図４の様に平坦な窒化シリコン膜
や二酸化シリコン膜などのパシベーション膜の上にＣｒ
やＡｌのゲートラインが形成され、その上のソースライ
ンとの交差部において両者がショートしないように二酸
化シリコン膜などの層間絶縁膜で絶縁され、かつ段差を
なめらかにしてある。なおこれらの絶縁膜は基板からの
可動イオンによってシリコン薄膜層が汚染され、薄膜ト
ランジスタの電気的特性が劣化するのを防止している。
【０００３】
【発明が解決しようとする課題】しかし前記従来例では
、例えばゲートラインの低抵抗化を目的として膜厚を大
きくすると、その分だけソースラインとの交差部分でゲ
ートラインと絶縁膜の段差が大きくなり、ソースライン
の断線やクラックが発生し易い。またゲートラインとソ
ースラインとの交差部には窒化シリコン膜や二酸化シリ
コン膜などの層間絶縁膜が設けられるが、段差が大きい
場合には層間絶縁膜にピンホールが発生してソースライ
ン・ゲートライン間でショートが発生することもある。
、例えばゲートラインの低抵抗化を目的として膜厚を大
きくすると、その分だけソースラインとの交差部分でゲ
ートラインと絶縁膜の段差が大きくなり、ソースライン
の断線やクラックが発生し易い。またゲートラインとソ
ースラインとの交差部には窒化シリコン膜や二酸化シリ
コン膜などの層間絶縁膜が設けられるが、段差が大きい
場合には層間絶縁膜にピンホールが発生してソースライ
ン・ゲートライン間でショートが発生することもある。
【０００４】そこで本発明はゲートラインと絶縁膜との
段差を解消させ、ゲートライン・ソースライン間でショ
ートなどの欠陥を低減することを目的とする。
段差を解消させ、ゲートライン・ソースライン間でショ
ートなどの欠陥を低減することを目的とする。
【０００５】
【課題を解決するための手段】本発明は前記課題を解決
するために、薄膜トランジスタを形成するガラス基板上
に第１パシベーション膜及び第２パシベーション膜を形
成し、その後第２パシベーション膜層にパターンを形成
して、その部分にゲートラインを埋め込んだことを特徴
とする。
するために、薄膜トランジスタを形成するガラス基板上
に第１パシベーション膜及び第２パシベーション膜を形
成し、その後第２パシベーション膜層にパターンを形成
して、その部分にゲートラインを埋め込んだことを特徴
とする。
【０００６】
【実施例】以下に本発明の実施例を図を用いて説明する
。
。
【０００７】図１は本発明による薄膜トランジスタ（以
下ＴＦＴと略す）基板の平面図である。１０１はゲート
ライン、１０２はソースライン、１０３はＴＦＴ、１０
４は画素電極である。
下ＴＦＴと略す）基板の平面図である。１０１はゲート
ライン、１０２はソースライン、１０３はＴＦＴ、１０
４は画素電極である。
【０００８】図２は図１におけるゲートライン・ソース
ライン交差部の断面図である。まずガラス基板２０１上
に第１パシベーション膜２０２として窒化シリコン膜を
プラズマＣＶＤ装置で形成し、続いて第２パシベーショ
ン膜２０３として二酸化シリコン膜を常圧ＣＶＤ装置で
形成する。次に第２パシベーション膜２０３をエッチン
グし凹部を形成する。この際に第１パシベーション膜２
０２がエッチングストッパーとなるので、エッチングが
進みすぎてガラス基板２０１まで凹部が到達することは
ない。次にＣｒ薄膜をスパッタにより成膜する。第２パ
シベーション膜２０３に形成した凹部以外にスパッタさ
れた部分はエッチングにより除去し、ゲートライン２０
４を形成する。この後ＴＦＴ部分のシリコン薄膜を形成
し、続いてゲート絶縁膜２０５を形成する。さらにゲー
ト電極を形成した後、層間絶縁膜２０６、ソースライン
２０７を順次形成する。
ライン交差部の断面図である。まずガラス基板２０１上
に第１パシベーション膜２０２として窒化シリコン膜を
プラズマＣＶＤ装置で形成し、続いて第２パシベーショ
ン膜２０３として二酸化シリコン膜を常圧ＣＶＤ装置で
形成する。次に第２パシベーション膜２０３をエッチン
グし凹部を形成する。この際に第１パシベーション膜２
０２がエッチングストッパーとなるので、エッチングが
進みすぎてガラス基板２０１まで凹部が到達することは
ない。次にＣｒ薄膜をスパッタにより成膜する。第２パ
シベーション膜２０３に形成した凹部以外にスパッタさ
れた部分はエッチングにより除去し、ゲートライン２０
４を形成する。この後ＴＦＴ部分のシリコン薄膜を形成
し、続いてゲート絶縁膜２０５を形成する。さらにゲー
ト電極を形成した後、層間絶縁膜２０６、ソースライン
２０７を順次形成する。
【０００９】これらの工程の中で第１パシベーション膜
２０２は原料ガスとしてモノシランと窒素を用い、約１
０００Åの膜厚で成膜させてある。第２パシベーション
膜２０３は原料ガスとしてモノシランと酸素を用い、成
膜温度３００℃、膜厚２０００Åである。ゲートライン
２０４は１８０℃の基板温度でスパッタを行い膜厚は２
０００Åである。ゲート絶縁膜２０５及び層間絶縁膜２
０６はともに二酸化シリコン膜であり、製法は前記第２
パシベーション膜２０３と同様である。膜厚はそれぞれ
１５００Å、５０００Åとした。ソースライン２０７は
Ａｌをスパッタする事により形成し、膜厚は８０００Å
である。
２０２は原料ガスとしてモノシランと窒素を用い、約１
０００Åの膜厚で成膜させてある。第２パシベーション
膜２０３は原料ガスとしてモノシランと酸素を用い、成
膜温度３００℃、膜厚２０００Åである。ゲートライン
２０４は１８０℃の基板温度でスパッタを行い膜厚は２
０００Åである。ゲート絶縁膜２０５及び層間絶縁膜２
０６はともに二酸化シリコン膜であり、製法は前記第２
パシベーション膜２０３と同様である。膜厚はそれぞれ
１５００Å、５０００Åとした。ソースライン２０７は
Ａｌをスパッタする事により形成し、膜厚は８０００Å
である。
【００１０】本発明の薄膜トランジスタは、ゲートライ
ン２０４の表面が第２パシベーション膜２０３の表面と
同じ高さになるので、ほとんど段差が生じない。ただし
両者の界面では微小な段差が生じてしまうが、ゲート絶
縁膜２０５及び層間絶縁膜２０６によってその段差は埋
められる。ゆえにソースライン２０７は容易にゲートラ
イン２０４との交差部を跨ぐことが出来、断線などの欠
陥が低減される。またゲート絶縁膜２０５や層間絶縁膜
２０６もほとんど段差を越えなくて良いためにピンホー
ル等の欠陥が低減される。
ン２０４の表面が第２パシベーション膜２０３の表面と
同じ高さになるので、ほとんど段差が生じない。ただし
両者の界面では微小な段差が生じてしまうが、ゲート絶
縁膜２０５及び層間絶縁膜２０６によってその段差は埋
められる。ゆえにソースライン２０７は容易にゲートラ
イン２０４との交差部を跨ぐことが出来、断線などの欠
陥が低減される。またゲート絶縁膜２０５や層間絶縁膜
２０６もほとんど段差を越えなくて良いためにピンホー
ル等の欠陥が低減される。
【００１１】さらにパターンルールを変更することなく
ゲートライン断面積を増大できるので、結果としてゲー
トラインの低抵抗化がはかれる。
ゲートライン断面積を増大できるので、結果としてゲー
トラインの低抵抗化がはかれる。
【００１２】図３は図２に示した構造にさらに可動イオ
ン阻止用のパシベーション膜を加えたものである。この
第３パシベーション膜は二酸化シリコン膜であり、ゲー
トライン３０４上に第３パシベーション膜３０５を形成
しさらにゲート絶縁膜３０６、層間絶縁膜３０７、ソー
スライン３０８を図２に示したのと同様に形成する。第
３パシベーション膜３０５は基板からの可動イオンを阻
止すると同時にシリコン薄膜と第１パシベーション膜と
のストレス緩和層としての機能を果たす。もちろんシリ
コン薄膜の下部にはエッチングされなかった第２パシベ
ーション膜が残っているのであるが、基板として使用す
るガラスの種類によってはその膜厚では不十分な時があ
るためである。またそのようなときは当初の第２パシベ
ーション膜の膜厚を大きくすれば良いのであるが、エッ
チング工程においてアスペクト比が一定であるなら微細
化が困難になる。しかし図３に示す構造ならば第２パシ
ベーション膜３０３の膜厚を小さくしておき、ゲートラ
イン３０４が形成されてから第３パシベーション膜３０
５で膜厚を稼ぐことが可能である。
ン阻止用のパシベーション膜を加えたものである。この
第３パシベーション膜は二酸化シリコン膜であり、ゲー
トライン３０４上に第３パシベーション膜３０５を形成
しさらにゲート絶縁膜３０６、層間絶縁膜３０７、ソー
スライン３０８を図２に示したのと同様に形成する。第
３パシベーション膜３０５は基板からの可動イオンを阻
止すると同時にシリコン薄膜と第１パシベーション膜と
のストレス緩和層としての機能を果たす。もちろんシリ
コン薄膜の下部にはエッチングされなかった第２パシベ
ーション膜が残っているのであるが、基板として使用す
るガラスの種類によってはその膜厚では不十分な時があ
るためである。またそのようなときは当初の第２パシベ
ーション膜の膜厚を大きくすれば良いのであるが、エッ
チング工程においてアスペクト比が一定であるなら微細
化が困難になる。しかし図３に示す構造ならば第２パシ
ベーション膜３０３の膜厚を小さくしておき、ゲートラ
イン３０４が形成されてから第３パシベーション膜３０
５で膜厚を稼ぐことが可能である。
【００１３】
【発明の効果】以上説明したように本発明の薄膜トラン
ジスタの構造を用いればゲートライン・ソースライン交
差部での段差が減少するので、層間絶縁膜のピンホール
に起因するゲートライン・ソースライン間のショートや
ソースラインの断線等が低減できる。またゲートライン
形成後は基板表面が平坦化されているためにその上に形
成する層間絶縁膜は段差被覆性の良くない成膜方法でも
良いという利点もある。
ジスタの構造を用いればゲートライン・ソースライン交
差部での段差が減少するので、層間絶縁膜のピンホール
に起因するゲートライン・ソースライン間のショートや
ソースラインの断線等が低減できる。またゲートライン
形成後は基板表面が平坦化されているためにその上に形
成する層間絶縁膜は段差被覆性の良くない成膜方法でも
良いという利点もある。
【図１】本発明の薄膜トランジスタアレイの平面図。
【図２】本発明の薄膜トランジスタアレイのゲートライ
ン・ソースライン交差部の断面図。
ン・ソースライン交差部の断面図。
【図３】本発明の薄膜トランジスタアレイのゲートライ
ン・ソースライン交差部の断面図。
ン・ソースライン交差部の断面図。
【図４】従来の薄膜トランジスタアレイのゲートライン
・ソースライン交差部の断面図。
・ソースライン交差部の断面図。
１０１ ゲートライン
１０２ ソースライン
１０３ ＴＦＴ
１０４ 画素電極
２０１ ガラス基板
２０２ 第１パシベーション膜
２０３ 第２パシベーション膜
２０４ ゲートライン
２０５ ゲート絶縁膜
２０６ 層間絶縁膜
２０７ ソースライン
３０４ ゲートライン
３０５ 第３パシベーション膜
３０６ ゲート絶縁膜
３０７ 層間絶縁膜
３０８ ソースライン
Claims (2)
- 【請求項１】 液晶表示装置などに用いる薄膜トラン
ジスタの構造において、薄膜トランジスタを形成するガ
ラス基板上に第１パシベーション膜及び第２パシベーシ
ョン膜を形成し、その後第２パシベーション膜層に凹部
を形成し、その部分にゲートラインを埋め込んだことを
特徴とする薄膜トランジスタ。 - 【請求項２】 請求項１においてゲートラインの上部
に可動イオン阻止用の二酸化シリコン膜を設けたことを
特徴とする薄膜トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212291A JPH04323873A (ja) | 1991-04-23 | 1991-04-23 | 薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9212291A JPH04323873A (ja) | 1991-04-23 | 1991-04-23 | 薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04323873A true JPH04323873A (ja) | 1992-11-13 |
Family
ID=14045632
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9212291A Pending JPH04323873A (ja) | 1991-04-23 | 1991-04-23 | 薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04323873A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318590A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体装置の製造方法 |
| KR100474388B1 (ko) * | 1997-09-02 | 2005-07-18 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터구조및그제조방법 |
-
1991
- 1991-04-23 JP JP9212291A patent/JPH04323873A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318590A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体装置の製造方法 |
| KR100474388B1 (ko) * | 1997-09-02 | 2005-07-18 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터구조및그제조방법 |
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