JPH0432429B2 - - Google Patents
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- Publication number
- JPH0432429B2 JPH0432429B2 JP58019222A JP1922283A JPH0432429B2 JP H0432429 B2 JPH0432429 B2 JP H0432429B2 JP 58019222 A JP58019222 A JP 58019222A JP 1922283 A JP1922283 A JP 1922283A JP H0432429 B2 JPH0432429 B2 JP H0432429B2
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- JP
- Japan
- Prior art keywords
- coordinate
- output
- circuit
- coordinates
- pixels
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- Expired - Lifetime
Links
- 230000015654 memory Effects 0.000 claims description 17
- 238000013139 quantization Methods 0.000 claims description 15
- 238000001514 detection method Methods 0.000 claims description 11
- 238000010586 diagram Methods 0.000 description 12
- 238000000034 method Methods 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
Landscapes
- Image Processing (AREA)
- Image Analysis (AREA)
Description
【発明の詳細な説明】
本発明は図形処理装置において、図形を構成す
る画素の連結性を検出する方向量子化装置に関す
る。
る画素の連結性を検出する方向量子化装置に関す
る。
設計図などを画像処理で認識する際、シンボル
（例えば電気的な論理回路図ではAND記号やOR
記号）の認識やライン（配線）の連結性を調べる
方法を用いることが多い。詳しくは２値化された
画像を原図形の連結性を保存しながら、シンボル
やラインを構成する各画素が一つの画素をとつた
ときその画素に接する画素が回りの８つの画素が
存在できる座標のうちの一つの座標にしか存在し
ない状態（以後８近傍という）で連なる状態まで
芯線化を行い、後に各画素の連結状態を検出し、
そのデータをもとにシンボルの大きさ、形、ライ
ンの長さ等を認識する手法である。
（例えば電気的な論理回路図ではAND記号やOR
記号）の認識やライン（配線）の連結性を調べる
方法を用いることが多い。詳しくは２値化された
画像を原図形の連結性を保存しながら、シンボル
やラインを構成する各画素が一つの画素をとつた
ときその画素に接する画素が回りの８つの画素が
存在できる座標のうちの一つの座標にしか存在し
ない状態（以後８近傍という）で連なる状態まで
芯線化を行い、後に各画素の連結状態を検出し、
そのデータをもとにシンボルの大きさ、形、ライ
ンの長さ等を認識する手法である。
ただし、原図形を８近傍連結状態に芯線化した
だけでは、原図面の状態や画像の２値化時の分解
能によつて、直線図形であつても芯線化ラインに
デコボコが残ることになる。このデコボコは、後
の認識処理において有害なものであり、このまま
では処理が複雑になるという欠点がある。
だけでは、原図面の状態や画像の２値化時の分解
能によつて、直線図形であつても芯線化ラインに
デコボコが残ることになる。このデコボコは、後
の認識処理において有害なものであり、このまま
では処理が複雑になるという欠点がある。
本発明の目的はかかる欠点を解決するための方
向量子化装置を提供するものである。
向量子化装置を提供するものである。
すなわち本発明によれば図形を構成する画素の
連結性を検出するために、画素のＸ方向の位置を
示すＸ座標カウンタと、画素のＹ方向の位置を示
すＹ座標カウンタと、画素を連なり順にトレース
したそれぞれの画素に対応する座標をあらかじめ
決められた任意の画素数の座標だけ遅延させるた
めのＸ座標遅延回路およびＹ座標遅延回路と、Ｘ
座標カウンタの出力座標とＸ座標遅延回路の出力
座標の△ｘを計算するためのＸ減算回路と、Ｙ座
標カウンタの出力座標とＹ座標遅延回路の出力座
標の差△ｙを計算するためのＹ減算回路と、△
ｘ，△ｙによりトレースの進む方向を検出するた
めの方向量子化に必要な方向データを記憶したテ
ーブルメモリ回路と、テーブルメモリから順次出
力される方向が一つ前の方向より変化したことを
検出する方向変化検出回路と、テーブルメモリか
ら順次出力される方向信号を方向変化検出回路か
らの方向変化信号があるまで、トレースされた画
素数を連続的にカウントする長さ検出回路から構
成したことを特徴とする方向量子化装置が得られ
る。
連結性を検出するために、画素のＸ方向の位置を
示すＸ座標カウンタと、画素のＹ方向の位置を示
すＹ座標カウンタと、画素を連なり順にトレース
したそれぞれの画素に対応する座標をあらかじめ
決められた任意の画素数の座標だけ遅延させるた
めのＸ座標遅延回路およびＹ座標遅延回路と、Ｘ
座標カウンタの出力座標とＸ座標遅延回路の出力
座標の△ｘを計算するためのＸ減算回路と、Ｙ座
標カウンタの出力座標とＹ座標遅延回路の出力座
標の差△ｙを計算するためのＹ減算回路と、△
ｘ，△ｙによりトレースの進む方向を検出するた
めの方向量子化に必要な方向データを記憶したテ
ーブルメモリ回路と、テーブルメモリから順次出
力される方向が一つ前の方向より変化したことを
検出する方向変化検出回路と、テーブルメモリか
ら順次出力される方向信号を方向変化検出回路か
らの方向変化信号があるまで、トレースされた画
素数を連続的にカウントする長さ検出回路から構
成したことを特徴とする方向量子化装置が得られ
る。
以下、本発明の実施例を図を参照して詳細に説
明する。
明する。
第１図は本発明の実施例を示す構成図、第２図
ａ，ｂ，ｃは処理の過程の説明図、第３図は方向
量子化の説明図、第４図ａ，ｂ，ｃは実施例の各
部のデータの説明図、第５図は方向量子化テーブ
ルのデータの説明図である。
ａ，ｂ，ｃは処理の過程の説明図、第３図は方向
量子化の説明図、第４図ａ，ｂ，ｃは実施例の各
部のデータの説明図、第５図は方向量子化テーブ
ルのデータの説明図である。
本実施例は手書き図面の自重認識における方向
量子化装置を示めしたものである。なお本装置の
動作原理を詳細に説明するために予備処理につい
て説明する。
量子化装置を示めしたものである。なお本装置の
動作原理を詳細に説明するために予備処理につい
て説明する。
手書き図面はドラム、スキヤナでＸ，Ｙ方向共
１mm分解能で読取られ、認識処理のフアームウエ
アである図形処理部に付属した画像メモリにとり
こまれる。
１mm分解能で読取られ、認識処理のフアームウエ
アである図形処理部に付属した画像メモリにとり
こまれる。
とりこまれた画像は、図形を構成する画素の連
結性を調べるために、あらかじめ画素の連なりが
８近傍連結する状態まで芯線化する。芯線化され
た図形はその図形の特徴となる端点（図形を構成
する画素の連なりが切れている点）を、画像メモ
リ内を順次ラスター状にサーチして、検出する。
以上の予備処理のあと、トレース回路によつて図
形はその端点からトレースされ、トレースされた
方向データは、本発明の方向量子化装置に入力さ
れる。トレースについては、種々の文献によりそ
の動作は明らかであり、本発明の範疇ではないの
で説明は省略する。以上を以後の理解を助けるた
め図を使つて説明する。いま、第２図に示す原図
形ａは芯線化されて芯線化図ｂとなる。第３図は
ｂの拡大図であり、原図形は直線であるにもかか
わらず、芯線化後の各画素の連なり方向は一定で
ない。
結性を調べるために、あらかじめ画素の連なりが
８近傍連結する状態まで芯線化する。芯線化され
た図形はその図形の特徴となる端点（図形を構成
する画素の連なりが切れている点）を、画像メモ
リ内を順次ラスター状にサーチして、検出する。
以上の予備処理のあと、トレース回路によつて図
形はその端点からトレースされ、トレースされた
方向データは、本発明の方向量子化装置に入力さ
れる。トレースについては、種々の文献によりそ
の動作は明らかであり、本発明の範疇ではないの
で説明は省略する。以上を以後の理解を助けるた
め図を使つて説明する。いま、第２図に示す原図
形ａは芯線化されて芯線化図ｂとなる。第３図は
ｂの拡大図であり、原図形は直線であるにもかか
わらず、芯線化後の各画素の連なり方向は一定で
ない。
第２図中におけるｃはトレース回路におけるト
レース出力の方向を説明する図で、以後８方向表
現では画素を中心にして、それと接する各画素の
方向をそれぞれ図のように反時計方向に０，１，
２，……７と定めることにする。
レース出力の方向を説明する図で、以後８方向表
現では画素を中心にして、それと接する各画素の
方向をそれぞれ図のように反時計方向に０，１，
２，……７と定めることにする。
第３図は芯線化図の拡大図であるがトレース回
路では、図形の端点P1より順次P2，P3……とト
レースし、１画素ごとの進んだ方向が８方向に量
子化されその結果は第４図のａの如く５，５……
といつた一連の方向データが得られる。
路では、図形の端点P1より順次P2，P3……とト
レースし、１画素ごとの進んだ方向が８方向に量
子化されその結果は第４図のａの如く５，５……
といつた一連の方向データが得られる。
この一連のデータは第１図に示めされる入力端
子１に入ると共にトレース回路からはデータをサ
ンプリングするタイミング信号も出力されて、第
１図のタイミング入力端子２に入る。
子１に入ると共にトレース回路からはデータをサ
ンプリングするタイミング信号も出力されて、第
１図のタイミング入力端子２に入る。
ここで方向量子化装置は不要なトレースデータ
例えば第４図中のａに示した画素P7に対応した
方向６、とかP9に対応した方向４を本来の方向
に修正する。以後動作を詳細に説明する。
例えば第４図中のａに示した画素P7に対応した
方向６、とかP9に対応した方向４を本来の方向
に修正する。以後動作を詳細に説明する。
第１中の方向変換回路３では８方向で入力され
たデータを後の処理で有利なようにＸ，Ｙ方向の
データに変換する。第４図のｂに方向変換回路の
入出力の関係を示す。これでわかるように８方向
に量子化されたデータに従つてＸ方向、Ｙ方向に
±１の加減算信号をＸ座標カウンタ４、Ｙ座標カ
ウンタ５に送る。すなわちＸ座標カウンタおよび
Ｙ座標カウンタにはトレース開始座標からの相対
位置座標が存在することになる。
たデータを後の処理で有利なようにＸ，Ｙ方向の
データに変換する。第４図のｂに方向変換回路の
入出力の関係を示す。これでわかるように８方向
に量子化されたデータに従つてＸ方向、Ｙ方向に
±１の加減算信号をＸ座標カウンタ４、Ｙ座標カ
ウンタ５に送る。すなわちＸ座標カウンタおよび
Ｙ座標カウンタにはトレース開始座標からの相対
位置座標が存在することになる。
一方、フアーストイン、フアーストアウトメモ
リ（以後FIFOメモリという）で構成したＸ座標
遅延回路６およびＹ座標遅延回路７は、タイミン
グ・コントローラ１１により、あらかじめパラメ
ータとして設定された画素数だけ遅延され、その
遅延された座標はそれぞれＸ減算器８、Ｙ減算器
９へ出力される。
リ（以後FIFOメモリという）で構成したＸ座標
遅延回路６およびＹ座標遅延回路７は、タイミン
グ・コントローラ１１により、あらかじめパラメ
ータとして設定された画素数だけ遅延され、その
遅延された座標はそれぞれＸ減算器８、Ｙ減算器
９へ出力される。
ここで例に遅延数が３とし、画素ごとのＸ座標
カウンタＹ座標カウンタの値をそれぞれx1，x2，
x3，……y1，y2，y3とするとＸ減算器、Ｙ減算器
の出力（△ｘ，△ｙ）はそれぞれ（x4−x1，y4−
y1）（x5−x2，y5−y2），（x6−x3，y6−y3）……
となる。この（△ｘ，△ｙ）でテーブルメモリ１
０をアクセスする。
カウンタＹ座標カウンタの値をそれぞれx1，x2，
x3，……y1，y2，y3とするとＸ減算器、Ｙ減算器
の出力（△ｘ，△ｙ）はそれぞれ（x4−x1，y4−
y1）（x5−x2，y5−y2），（x6−x3，y6−y3）……
となる。この（△ｘ，△ｙ）でテーブルメモリ１
０をアクセスする。
テーブルメモリには第５図で示すデータが△
ｘ，△ｙをパラメータとして反時計方向に０，
１，……７の方向が記憶されている。
ｘ，△ｙをパラメータとして反時計方向に０，
１，……７の方向が記憶されている。
ここで、第３図における芯線化後のP1，P2，
P3，……を例にとつて量子化の方法を詳細に説
明する。遅延数をＮとするとＮ＋１番目の画素か
ら本装置による量子化が可能である。
P3，……を例にとつて量子化の方法を詳細に説
明する。遅延数をＮとするとＮ＋１番目の画素か
ら本装置による量子化が可能である。
△ｘ，△ｙはトレースが進むにつれて変化して
いく。Ｘ，Ｙ座標は画素に応じて、P1（0.0）、P2
（−１，−１），P3（−２，−２）……P8（−６，−
７），P9（−７，−８），P10（−８，−８），P11（−
９，−９），……と変化する。
いく。Ｘ，Ｙ座標は画素に応じて、P1（0.0）、P2
（−１，−１），P3（−２，−２）……P8（−６，−
７），P9（−７，−８），P10（−８，−８），P11（−
９，−９），……と変化する。
一方、△ｘ，△ｙ はＮ＝３の時、P7では
（−３，−３）P8では（−３，−４）Ｐでは（−
２，−３）となり、この△ｘ，△ｙで、テーブル
メモリ１０をアクセスすれば、第５図より明らか
なように方向が５となりラインのデコボコが消え
ることになる。さらにテーブルメモリ１０からの
出力は方向変化検出回路１３および長さ検出回路
１２に入る。
（−３，−３）P8では（−３，−４）Ｐでは（−
２，−３）となり、この△ｘ，△ｙで、テーブル
メモリ１０をアクセスすれば、第５図より明らか
なように方向が５となりラインのデコボコが消え
ることになる。さらにテーブルメモリ１０からの
出力は方向変化検出回路１３および長さ検出回路
１２に入る。
ここでは、順次入力される方向が、一つ前の方
向より変化したことを検出する方向検出回路１３
から方向変化信号があるまで長さ検出回路１２で
同方向の画素数を計数する。
向より変化したことを検出する方向検出回路１３
から方向変化信号があるまで長さ検出回路１２で
同方向の画素数を計数する。
この方向と計数された長さは第４図のｃの如く
整理されてバツフアメモリ１４に格納され出力端
子１５より出力される。
整理されてバツフアメモリ１４に格納され出力端
子１５より出力される。
タイミング・コントローラはＸ座標カウンタ
４、Ｙ座標カウンタ５にカウント・タイミングを
与ると共に、FIFOメモリから構成されたＸおよ
びＹ遅延回路の読込タイミングと読出しタイミン
グを制御し、方向変化の確認、連続数のカウン
ト・タイミングを与える。
４、Ｙ座標カウンタ５にカウント・タイミングを
与ると共に、FIFOメモリから構成されたＸおよ
びＹ遅延回路の読込タイミングと読出しタイミン
グを制御し、方向変化の確認、連続数のカウン
ト・タイミングを与える。
以上の動作はラインの他の部分についても同様
に機能し第４図中のｃの量子化出力結果を得るこ
とができる。
に機能し第４図中のｃの量子化出力結果を得るこ
とができる。
以上説明したように、本発明によれば、図形を
構成する画素の連なりを検出するために非常に有
効な装置を、簡単な回路構成で得ることができ
る。
構成する画素の連なりを検出するために非常に有
効な装置を、簡単な回路構成で得ることができ
る。
第１図は本発明の一実施例の構成図であり、第
２図ａ，ｂ，ｃは処理過程の説明図、第３図は方
向量子化の説明図、第４図ａ，ｂ，ｃは実施例の
各部のデータの説明図、第５図は方向量子化テー
ブルのデータの説明図である。 図において、１は入力端子、２はタイミング入
力端子、３は方向変換回路、４はＸ座標カウン
タ、５はＹ座標カウンタ、６はＸ座標遅延回路、
７はＹ座標遅延回路、８はＸ減算回路、９はＹ減
算回路、１０はテーブルメモリ、１１はタイミン
グコントローラ、１２は長さ検出回路、１３は方
向変化検出回路、１４はバツフアメモリ。
２図ａ，ｂ，ｃは処理過程の説明図、第３図は方
向量子化の説明図、第４図ａ，ｂ，ｃは実施例の
各部のデータの説明図、第５図は方向量子化テー
ブルのデータの説明図である。 図において、１は入力端子、２はタイミング入
力端子、３は方向変換回路、４はＸ座標カウン
タ、５はＹ座標カウンタ、６はＸ座標遅延回路、
７はＹ座標遅延回路、８はＸ減算回路、９はＹ減
算回路、１０はテーブルメモリ、１１はタイミン
グコントローラ、１２は長さ検出回路、１３は方
向変化検出回路、１４はバツフアメモリ。
Claims (1)
- １ 図形を構成する画素の連結性（連なりの方向
および数）を検出するために、画素の横方向（以
後Ｘ方向という）の位置を示すＸ座標カウンタ
と、画素の縦方向（以後Ｙ方向という）の位置を
示すＹ座標カウンタと、画素を連なり順に追跡
（以後トレースという）したそれぞれの画素に対
応する座標をあらかじめ決められた任意の画素数
の座標だけ遅延させるためのＸ座標遅延回路と、
同じくＹ座標遅延回路と、Ｘ座標カウンタの出力
座標とＸ座標遅延回路の出力座標の差（以後△ｘ
という）を計算するためのＸ減算回路と、Ｙ座標
カウンタの出力座標とＹ座標遅延回路の出力座標
の差（以後△ｙという）を計算するためのＹ減算
回路と、△ｘ，△ｙによりトレースの進む方向を
検出するための方向量子化に必要な方向データを
記憶したテーブルメモリ回路と、テーブルメモリ
から順次出力される方向が一つ前の方向より変化
したことを検出する方向変化検出回路と、テーブ
ルメモリから順次出力される方向信号を方向変化
検出回路からの方向変化信号があるまで、トレー
スされた画素数を連続的にカウントする長さ検出
回路とから構成したことを特徴とする方向量子化
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019222A JPS59144986A (ja) | 1983-02-08 | 1983-02-08 | 方向量子化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58019222A JPS59144986A (ja) | 1983-02-08 | 1983-02-08 | 方向量子化装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59144986A JPS59144986A (ja) | 1984-08-20 |
| JPH0432429B2 true JPH0432429B2 (ja) | 1992-05-29 |
Family
ID=11993336
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58019222A Granted JPS59144986A (ja) | 1983-02-08 | 1983-02-08 | 方向量子化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59144986A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61115122A (ja) * | 1984-11-12 | 1986-06-02 | Casio Comput Co Ltd | 入力方式 |
| JPS6312076A (ja) * | 1986-07-02 | 1988-01-19 | Yokogawa Electric Corp | デイジタル輪郭線の符号化方法 |
-
1983
- 1983-02-08 JP JP58019222A patent/JPS59144986A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59144986A (ja) | 1984-08-20 |
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