JPH04326231A - インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数の機器間でデータ
の伝送を行う場合に、受信側で伝送信号を受けるインタ
フェース回路に関する。

【０００２】

【従来の技術】コンパクトディスクプレーヤやデジタル
オーディオテープレコーダ等のデジタルオーディオ機器
間において、所定のフォーマットに従うデータ伝送を行
う場合、伝送信号の受信側では、各機器を伝送信号に同
期させると共に、受信した伝送信号を各機器に対応する
フォーマットに復調するように構成される。この構成に
より、それぞれの機器内で用いられる信号のフォーマッ
トが異なる場合でも、互いにデータの受け渡しが可能と
なる。

【０００３】図３は受信側の機器で伝送信号を受けるイ
ンタフェース回路のブロック図で、図４はその動作を示
すタイミング図である。送信側の機器から送られてくる
伝送信号ＤＩＮは、まず受信回路１に取り込まれ、この
受信回路１からデータ復調回路２に入力される。この伝
送信号ＤＩＮは、例えばＥＩＡＪ（日本電子機械工業会
）のフォーマットに従い、４ビット（ａ〜ｄ）の固定信
号部分及び２８ビット（１〜２８）のデータ部分で構成
され、これらの３２ビットの信号が連続している。受信
回路１においては、バイフェーズ符号に変調された伝送
信号ＤＩＮのデータ部分のビットの切り換わりが検波さ
れ、その切り換わりのタイミングに同期したデータクロ
ックＤＣＫが出力される。このデータクロックＤＣＫは
、位相ロックループ３に入力され、データクロックＤＣ
Ｋに同期した基準クロックＢＣＫを発生するように構成
される。位相ロックループ３は、一般に、電圧制御発振
器、位相比較器及びローパスフィルタからなり、位相比
較器の出力に応じて発振周波数が制御される電圧制御発
振器の出力が、基準クロックＢＣＫとしてデータ復調回
路２に供給される。また、この位相ロックループ３にお
いては、位相比較器の出力の判定から、電圧制御発振器
の発振が伝送クロックＤＣＫに同期していることを示す
ロック信号ＬＯＫが出力される。そして、データ復調回
路２は、伝送信号ＤＩＮに同期した基準クロックＢＣＫ
に基づき、伝送信号ＤＩＮに対して各ビットのパリティ
チェックやオーディオ機器に対応するフォーマットへの
復調等の処理を施し、伝送信号ＤＩＮに同期した所望の
フォーマットのオーディオ信号ＡＤＳを次段の回路に出
力する。例えば、オーディオ信号ＡＤＳは、伝送信号Ｄ
ＩＮの２８ビットのデータ部分のうちの１６ビットで表
される音声データを取り出し、この１６ビットの音声デ
ータを各データ期間の後半の１６クロック期間に対応付
けられる。このとき、伝送信号ＤＩＮの音声データを除
くデータ部分には、送信側機器と受信側機器との通信デ
ータ等が割り当てられ、データ復調回路２においては所
定の処理が施されてオーディオ信号ＡＤＳと共に次段の
回路に供給される。また、ステレオ対応のオーディオ信
号ＡＤＳの場合、Ｌチャンネル側のデータとＲチャンネ
ル側のデータとが交互に出力されることになり、これら
のデータの切り換わりのタイミングを設定するチャンネ
ル判別信号ＬＲＣＫがデータ復調回路２からオーディオ
信号ＡＤＳと共に出力される。

【０００４】逆に、送信側の機器では、そのオーディオ
機器に対応するフォーマットから各オーディオ機器に共
通の所定のフォーマットに変調した後に伝送ラインに送
出するように構成される。従って、このようなインタフ
ェース回路によれば、受信側機器において、伝送信号Ｄ
ＩＮに同期し、且つ各オーディオ機器に対応するフォー
マットのオーディオ信号ＡＤＳを得られることになるた
め、オーディオ機器間で信号のフォーマットが異なって
いる場合でも、信号の伝送が可能になる。

【０００５】ところで、伝送信号ＤＩＮのデータ部分の
特定ビットには、適数ビットのサブコードデータがその
ビット数に対応するデータ期間（１データ期間は、３２
あるいは６４クロック期間）にわたり各データに１ビッ
トづつ振り分けられて付与されており、このサブコード
データがデータ復調回路２において１データ期間に１ビ
ットづつ取り込まれて合成されるように構成される。例
えば、２８ビットのサブコードデータに対しては、２８
データ期間にそれぞれ１ビットづつ特定ビットに付与さ
れ、この特定ビットを２８データ期間に連続してレジス
タに取り込むことにより２８ビットのサブコードデータ
が得られる。

【０００６】

【発明が解決しようとする課題】以上のようなインタフ
ェース回路から出力される各種信号を受ける側の回路に
おいては、位相ロックループ３のロック状態を示すロッ
ク信号ＬＯＫが出力されているときに限ってオーディオ
信号ＡＤＳやチャンネル判別信号ＬＲＣＫを取り込むよ
うに構成され、回路の誤動作の防止が図られている。即
ち、位相ロックループ３の発生する基準クロックＢＣＫ
がデータクロックＤＣＫに同期していない場合には、デ
ータ復調回路２で正しい復調動作が行われないため、オ
ーディオ信号ＡＤＳのデータの信頼性がなくなり、この
ようなオーディオ信号ＡＤＳの取り込みが停止される。

【０００７】しかしながら、複数ビットのサブコードデ
ータが複数のデータ期間にわたって各データに１ビット
づつ付与されるような場合、一つのサブコードデータの
全てのビットの取り込みを完了するまでの期間に、電圧
制御発振器の発振のふらつきや電源ノイズ等の影響によ
り位相ロックループ３のロックが一旦でも外れると、サ
ブコードデータを取り込むタイミングがずれ、サブコー
ドデータが付与されたビットとは異なるビットのデータ
を取り込む虞がある。このため、特定のタイミングにお
いて位相ロックループ３がロックした状態であったとし
ても、そのときに得られるサブコードデータが正しいも
のであるとは限らないといった問題が生じる。

【０００８】

【課題を解決するための手段】本発明は、上述の課題を
解決するためになされたもので、その特徴とするところ
は、送信側機器から送出される所定フォーマットの伝送
信号を受信側機器で受け、この伝送信号を上記受信側機
器に対応するフォーマットに復調すると共に、上記伝送
信号に同期した基本クロックを発生するインタフェース
回路において、上記伝送信号を受信してビットの切り換
わりのタイミングに従う第１のクロックを発生する受信
手段と、上記第１のクロックを電圧制御発振器が発振す
る第２のクロックと位相比較し、位相差に応じて上記電
圧制御発振器の発振周波数を制御する位相ロックループ
と、上記伝送信号を上記第２のクロックに基づいて所望
のフォーマットに復調する復調手段と、この復調手段で
復調された復調信号の誤りを判定し、所定の期間内に誤
りが生じたときにエラーを検出するエラー検出回路と、
上記位相ロックループが上記第１のクロックに同期した
後に上記エラー検出回路でのエラー検出が所定の期間内
になければ上記復調回路の動作が正常であることを示す
ロックアップ信号を上記復調信号に付加して出力する出
力手段と、を備えたことにある。

【０００９】

【作用】本発明によれば、位相ロックループが伝送信号
に同期した状態にあり、且つ所定の期間に復調手段が正
常な動作をした場合にロックアップ信号を復調信号と共
に出力するようにしたことで、その期間内に復調手段よ
り得られる復調信号が誤りを含むか否かが判定でき、こ
の判定に従い復調データを次段の回路に取り込むように
することで、誤りを含む復調信号が受信側機器に取り込
まれることはなくなる。

【００１０】

【実施例】図１は、本発明のインタフェース回路の構成
を示すブロック図である。送信側機器より送られる伝送
信号ＤＩＮは、まず受信回路１０に入力され、この受信
回路１０においてビットの切り換わりのタイミングが検
知されてデータクロックＤＣＫが作成されると共に、こ
の受信回路１０から次段のデータ復調回路１１に入力さ
れる。この伝送信号ＤＩＮは、バイフェーズ符号に変調
されており、図４と同様にＥＩＡＪフォーマットに従う
３２ビットのデータがシリアルに配列される。ここで、
伝送信号ＤＩＮがステレオ対応の場合には、図２に示す
ようにＬチャンネルデータとＲチャンネルデータとが交
互に繰り返され、このＬチャンネル及びＲチャンネルの
データにより６４ビット（６４クロック期間）で１フレ
ームが構成される。伝送信号ＤＩＮのデータの切り換わ
りのタイミングに同期したデータクロックＤＣＫは、位
相ロックループ１３に入力され、位相ロックループ１３
が発生する基準クロックＢＣＫがデータクロックＤＣＫ
に同期するように構成されており、伝送信号ＤＩＮに同
期した基準クロックＢＣＫがデータ復調回路１１及びデ
ータ復調回路１１からサブコードを取り込むサブコード
検波回路１４に供給される。

【００１１】受信回路１０から伝送信号ＤＩＮを受ける
データ復調回路１１は、基準クロックＢＣＫに基づき伝
送信号ＤＩＮに対して所定の信号処理を施し、所望のフ
ォーマットのオーディオ信号ＡＤＳを次段の回路に出力
する。ここでの信号処理においては、図４に示す場合と
同様の処理が施され、例えば各データ期間の後半の１６
ビット期間毎に１６ビットの音声データが対応付けられ
たオーディオ信号ＡＤＳが得られる。このデータ復調回
路１１には、伝送信号ＤＩＮの各フレーム毎に信号処理
が正しく行われたかどうかを判定してエラーを検出する
エラー検出回路１２が設けられ、この検出結果が後述す
るロックアップ判定回路１５に入力される。さらにデー
タ復調回路１１には、伝送信号ＤＩＮの取り込みのタイ
ミングや出力するオーディオ信号ＡＤＳの切り換わりの
タイミングを設定するためのタイミング発生部が設けら
れており、このタイミング発生部を基準クロックＢＣＫ
に基づいて動作させることによりデータ復調回路１１の
復調動作が伝送信号ＤＩＮに同期せしめられる。また、
データ復調回路１１は、伝送信号ＤＩＮの各フレームの
特定ビットに付与されるサブコードを連続して取りだし
、サブコード検波回路１４に供給する。即ち、図２に示
すように伝送信号ＤＩＮの各フレームの特定のタイミン
グに同期したクロックＳＣＫ１、ＳＣＫ２を設定し、こ
のクロックＳＣＫ１、ＳＣＫ２に従って伝送信号ＤＩＮ
の特定ビットのデータを取り出すことにより、伝送信号
ＤＩＮの複数のフレームに振り分けて付与されるサブコ
ードがサブコード検波回路１４に取り込まれるように構
成される。ここで、クロックＳＣＫ１、ＳＣＫ２は、デ
ータ復調回路１１のタイミング発生部で作成され、デー
タ復調回路１１でエラーの発生がなければ、伝送信号Ｄ
ＩＮの各フレームの特定ビットに対応するタイミングパ
ルスが設定される。

【００１２】データ復調回路１１からサブコードを受け
るサブコード検波回路１４は、基準クロックＢＣＫに同
期して動作するレジスタで構成され、伝送信号ＤＩＮの
各フレーム毎にデータ復調回路１１からのサブコードを
１ビットづつ連続的に取り込み、所定のフレームを経過
した時点で所定ビットのサブコードデータＳＢＣを得て
出力する。例えば、サブコードデータが２８ビット構成
である場合には、伝送信号ＤＩＮの２８フレームにわた
ってサブコードが付与されており、この２８フレーム毎
に２８ビットのサブコードデータが合成される。そして
、このサブコード検波回路１４からロックアップ判定回
路１５に、サブコードデータＳＢＣの第１ビットを取り
込むタイミングから最終ビットを取り込むタイミングま
での期間を示す信号が与えられ、この期間においてロッ
クアップ判定回路１５では、データ復調回路１１に発生
するエラーを検出するエラー検出回路１２の検出結果及
び位相ロックループ１３がロックしたことを示すロック
信号に基づいて、各部の動作が正常であること示すロッ
クアップ信号ＬＵＰを出力する。即ち、ロックアップ判
定回路１５は、サブコード検波回路１４がサブコードの
第１ビットを取り込んでから最終ビットを取り込むまで
の期間に連続的あるいは断続的にデータ復調回路１１の
エラーの発生と位相ロックループ１３のロックとを判定
し、その期間内に位相ロックループ１３のロックが外れ
ることがなく、且つデータ復調回路１１にエラーが発生
しなければ各部の動作が正常であり、オーディオ信号Ａ
ＤＳ及びサブコードデータＳＢＣが誤りを含まないこと
を示すロックアップ信号ＬＵＰを出力するように構成さ
れる。

【００１３】なお、位相ロックループ１３のロック検知
については、データ復調回路１１のエラー検出から認識
することが可能なため、サブコード検波回路１４による
期間の定義とエラー検出回路１２の検出結果とによりロ
ックアップ信号ＬＵＰを発生するようにすることもでき
る。即ち、データ復調回路１１が正常な動作をしている
期間には、位相ロックループ１３がロック状態にあるも
のとしてエラー検出回路１２の判定結果からロックアッ
プ信号ＬＵＰを得るように構成することで、ロックアッ
プ判定回路１５の構成を簡略化することができる。

【００１４】そして、このインタフェース回路の次段に
接続される回路では、ロックアップ信号ＬＵＰに従って
オーディオ信号ＡＤＳ及びサブコードデータＳＢＣを取
り込むようにすることで、データ復調回路１１でエラー
が発生したり、位相ロックループ１３のロックが外れた
場合には、オーディオ信号ＡＤＳ及びサブコードデータ
ＳＢＣが誤りを含むものとして無視されることになる。 従って、誤りを含んだオーディオ信号ＡＤＳあるいはサ
ブコードデータＳＢＣが受信側機器に取り込まれること
がなくなり、誤動作を防止することができる。

【００１５】

【発明の効果】本発明によれば、インタフェース回路が
誤りを含む虞のあるデータを受信側機器に取り込むこと
がなくなり、各回路の誤動作を防止して高精度の復調動
作を実現することができる。

【図面の簡単な説明】

【図１】本発明のインタフェース回路の構成を示すブロ
ック図である。

【図２】伝送信号のフォーマットを示す図である。

【図３】従来のインタフェース回路の構成を示すブロッ
ク図である。

【図４】復調動作を説明するタイミング図である。

【符号の説明】

１　　受信回路 ２　　データ復調回路 ３　　位相ロックループ １０　　受信回路 １１　　データ復調回路 １２　　エラー検出回路 １３　　位相ロックループ １４　　サブコード検波回路 １５　　ロックアップ判定回路１５

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　送信側機器から送出される所定フォー
   マットの伝送信号を受信側機器で受け、この伝送信号を
   上記受信側機器に対応するフォーマットに復調すると共
   に、上記伝送信号に同期した基本クロックを発生するイ
   ンタフェース回路において、上記伝送信号を受信してビ
   ットの切り換わりのタイミングに従う第１のクロックを
   発生する受信手段と、上記第１のクロックを電圧制御発
   振器が発振する第２のクロックと位相比較し、位相差に
   応じて上記電圧制御発振器の発振周波数を制御する位相
   ロックループと、上記伝送信号を上記第２のクロックに
   基づいて所望のフォーマットに復調する復調手段と、こ
   の復調手段で復調された復調信号の誤りを判定し、所定
   の期間内に誤りが生じたときにエラーを検出するエラー
   検出回路と、上記位相ロックループが上記第１のクロッ
   クに同期した後に上記エラー検出回路でのエラー検出が
   所定の期間内になければ上記復調回路の動作が正常であ
   ることを示すロックアップ信号を上記復調信号に付加し
   て出力する出力手段と、を備えたことを特徴とするイン
   タフェース回路。
2. 【請求項２】　　シリアルに伝送される上記伝送信号の
   各データの特定ビットに一定の期間にわたり振り分けら
   れて付与されるサブコードを順次取り込み、複数のコー
   ドを合成してサブコードデータを得るサブコード検波手
   段を備え、このサブコード検波手段が少なくとも一つの
   サブコードデータを得る期間に、上記位相ロックループ
   が上記第１のクロックに同期すると共に、上記エラー検
   出回路でのエラー検出がなければ上記出力手段が上記復
   調信号にロックアップ信号付加して出力することを特徴
   とする請求項１記載のインタフェース回路。