JPH05244134A

JPH05244134A - データ同期回路

Info

Publication number: JPH05244134A
Application number: JP4042881A
Authority: JP
Inventors: Hitoshi Atsukawa; 仁厚川; Koichi Onoda; 晃一小野田
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1992-02-28
Filing date: 1992-02-28
Publication date: 1993-09-21
Anticipated expiration: 2016-04-16
Also published as: JP3157029B2

Abstract

(57)【要約】【目的】最少数のインターフェース信号線による効率
的なデータ伝送に適用し得るデータ同期回路を提供す
る。【構成】位相が異なったクロックＡ〜Ｄをラッチ１１
〜１４に供給し、これらのクロックの立ち上がりで受信
データをそれぞれラッチして出力する。これらのラッチ
出力は位相判定部１６に供給され、ここでそれぞれラッ
チ出力の値の変化を監視して、受信データの値の変化に
追随した最適ラッチ出力を判定して、選択信号を選択部
１７、１８に供給する。選択部１７は選択信号に基づき
最適ラッチ出力を選択してフレーム位相同期回路２に供
給しフレームパターンを抽出させ、選択部１８は選択信
号に基づき最適位相のクロック信号を選択してビットバ
ッファ４に供給し、フレームパターンに基づきデータの
みを抽出させる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、例えば交換機などの
中の高速データ受信パッケージ（ボード）などのデータ
同期回路に適用して好適なものに関するものである。

【０００２】

【従来の技術】近年、交換機システム内のパッケージ
（ボード）間などのデータ伝送において、例えば１０Ｍ
ｂｐｓ以上の高速伝送を実現する場合に、送信パッケー
ジ（ボード）と、受信パッケージの定常位相誤差及びパ
ッケージ間の線路長差を考慮して、受信側パッケージ内
に位相調整用ビットバッファ回路が必要となり、データ
の他にビット位相情報やフレーム位相情報などを伝達す
る必要が生じる。

【０００３】このため一般には送信パッケージと受信パ
ッケージ間のインタフェース信号は、データ信号と、ク
ロック信号と、フレーム信号とによる３線式インタフェ
ースが採用されている。この様なインタフェースで受信
側パッケージはデータ信号と、クロック信号と、フレー
ム信号をビットバッファ回路に取り込み、クロック信号
と、フレーム信号とでデータ信号のビット位相と、フレ
ーム位相などを調整していた。

【０００４】

【発明が解決しようとする課題】しかしながら、一般に
交換機システム内などには多数のパッケージが搭載され
ており、例えば一つのパッケージＡから他のパッケージ
Ｂ、Ｃ・・・などｍ個の受信パッケージにデータを伝送
する必要が生じる場合がある。この様な場合に以上の従
来の３線式インタフェースで実現すると３線式×ｍ個の
インタフェース線が必要となり、各インタフェース用コ
ネクタの必要ピン数が多くなり、インタフェース効率が
非常に悪く、コネクタの大きさも大きくなるという問題
がある。

【０００５】またインタフェース線の数が多くなること
は、これらのインタフェース信号を線路に送出するとき
の、高速ドライバと受信側の高速レシーバの素子数が多
くなる。この高速ドライバや高速レシーバは一般に消費
電力が大きいために全体の消費電力を増加させるという
問題がある。

【０００６】この発明は、以上の課題に鑑み為されたも
のであり、その目的とするところは、最少数のインタフ
ェース信号線による効率的なデータ伝送に適用し得るデ
ータ同期回路を提供することである。

【０００７】

【課題を解決するための手段】この発明は、以上の目的
を達成するために、以下の特徴的な各手段を備えて実現
した。

【０００８】つまり、データを取り込み出力する取込手
段と、上記データの１ビットに相当する期間毎に、この
１ビット期間の１／ｎ期間ごとに位相が異なるｎ（２以
上の整数）個のクロックを発生するクロック発生手段
と、上記データに対して上記の位相が異なるｎ個のクロ
ックのタイミングで上記データの値を検出して、ｎ個の
検出信号を出力する検出手段と、上記ｎ個の検出信号を
取り込み、上記の位相が異なるｎ個のクロックに対応す
る上記検出信号ごとに、上記検出信号の値の変化を監視
して、上記データの値に応じて最適変化がされている最
適な上記いずれかの検出信号とそのクロックを判定して
出力する判定手段とを備えて、互いに同期した最適検出
信号と最適位相のクロックとを出力することを特徴とす
る。

【０００９】

【作用】この発明によれば、上記取込手段で取込まれた
データは、上記クロック発生手段で発生される位相が異
なるｎ個のクロックのタイミングで、上記検出手段でそ
れぞれ検出（サンプル）され、これらの検出値（サンプ
ル値）は上記判定部で上記データの値に追随して最適変
化がされている最適検出信号と、これに対応する最適位
相のクロックとを判定して出力して、互いに同期した上
記最適検出信号と最適位相のクロックを得ることができ
るので、従来に比べ取り込む信号線の数を３線式インタ
フェースから１／３に軽減することができ、高速データ
伝送のためのデータ同期回路を簡単な構成で実現するこ
とができる。

【００１０】従って以上の様なデータ同期回路は、内部
にフレーム同期情報を含むデータ信号を取り込み、自己
同期手段によって互いに同期した最適タイミングのデー
タ抽出とクロックの生成に適用することができる。以上
の様なデータ同期回路はフレーム同期回路の前段のクロ
ック位相同期回路として適用することもできる。

【００１１】

【実施例】次にこの発明をデータ受信装置のデータ同期
回路に適用して好適な一実施例を図面を用いて説明す
る。

【００１２】この一実施例の目的は、フレームパターン
が挿入されたデータ信号のみをデータ送信装置から取り
込み、簡単な構成の同期回路で効率的にデータを抽出す
ることができるデータ受信装置を実現するこの目的を実
現するために、受信データの１ビットに相当する期間Ｔ
の１／４の期間ごとに位相が異なったクロックを発生す
る４相クロック発生部と、これらの４種類のクロックで
それぞれ受信データをラッチするラッチ回路と、これら
の４個のラッチ出力の値とその変化をそれぞれ監視し
て、受信データの値の変化に追随している最適ラッチ出
力と、このラッチ出力に対応するクロックを判定する位
相判定部と、この判定によって最適ラッチ出力と、最適
位相のクロックを選択する選択部と、上記最適ラッチ出
力と最適位相のクロックとからフレームパターンを照合
して、データを抽出する様にした。

【００１３】図１はこの一実施例に係るデータ送信装置
とデータ受信装置の機能ブロック図である。

【００１４】この図１において、データ受信装置２０
は、クロック位相同期回路１と、フレーム位相同期回路
２と、クロック発生部３と、ビットバッファ４と、分周
器５と、高速レシーバ６とで構成されている。

【００１５】またデータ送信装置３０は、フレームパタ
ーン挿入部３１と、高速ドライバ３３とで構成されてい
る。

【００１６】データ送信装置３０において、データはフ
レームパターン挿入部３１でフレームパターンが挿入さ
れて高速ドライバ３３に供給される。高速ドライバ３３
はこのデータを送信データ（例えば１０Ｍｂｐｓとす
る。）としてデータ受信装置２０の高速レシーバ６に伝
送する。

【００１７】クロック発生部３は２０ＭＨｚのクロック
信号を発生して、４相クロック発生部１５と分周器５と
に供給する。またフレームパルスＦＰも発生してビット
バッファ４に供給する。分周器５は２０Ｍｂｐｓのクロ
ック信号を１／２に分周してビットバッファ４に供給す
る。

【００１８】高速レシーバ６は受信されたデータをラッ
チ１１〜１４に供給する。一方４相クロック発生部１５
は供給された例えば２０Ｍｂｐｓのクロック信号から図
２に示す様な位相が異なったクロックＡ〜Ｄを発生し
て、クロックＡはラッチ１４に供給し、クロックＢはラ
ッチ１３に供給し、クロックＣはラッチ１２に供給し、
クロックＤはラッチ１１に供給する。また上記クロック
Ａ〜Ｄは選択部１８にも供給される。

【００１９】ラッチ１１は高速レシーバ６から供給され
る受信データを上記クロックＤのパルス立ち上がりタイ
ミングにおいてラッチしてラッチ信号ＬＤを選択部１７
と位相判定部１６とに供給する。ラッチ１２は高速レシ
ーバ６から供給される受信データを上記クロックＣのパ
ルス立ち上がりタイミングにおいてラッチしてラッチ信
号ＬＣを選択部１７と位相判定部１６とに供給する。ラ
ッチ１３は高速レシーバ６から供給される受信データを
上記クロックＢのパルス立ち上がりタイミングにおいて
ラッチしてラッチ信号ＬＢを選択部１７と位相判定部１
６とに供給する。ラッチ１４は高速レシーバ６から供給
される受信データを上記クロックＡのパルス立ち上がり
タイミングにおいてラッチしてラッチ信号ＬＡを選択部
１７と位相判定部１６とに供給する。

【００２０】位相判定部１６はラッチ１１〜１４から供
給されたラッチ信号ＬＡ〜ＬＤを取り込み、これらの４
種類のラッチ信号の０及び１の変化を監視し、例えば
「０→１」の変化が検出された位相のラッチ信号から２
位相分遅れたラッチ信号及びクロックを選択するための
選択信号Ｓ１〜Ｓ２を出力して選択部１７、１８に供給
する。

【００２１】例えば図２においては、ラッチ信号ＬＡに
おいて最初に「０→１」の変化を検出することができる
ので、このラッチ信号ＬＡから２位相分遅れたラッチ信
号ＬＣ及びクロックＣが最適ラッチ信号及び受信クロッ
ク位相として選択するための選択信号Ｓ１、Ｓ２を出力
する。この場合に２位相分遅れたラッチ信号とクロック
を選択したのは、受信データのビット区間のほぼ中央で
安定したタイミングによりラッチしているためである。
これは例えば図２（Ａ）の受信データの２ビット目の論
理１の波形においては、０→１への変化点付近や、１→
０への変化点付近においてはパルスの乱れの影響やジッ
タなどの影響が生じているので、安定した中央付近のタ
イミングでラッチされたラッチ信号を選択させるためで
ある。

【００２２】上記選択信号Ｓ１、Ｓ２は、ラッチ信号Ｌ
ＡとクロックＡを選択する場合には（Ｓ１、Ｓ２）＝
（０、０）を選択部１７、１８に供給する。また、ラッ
チ信号ＬＢとクロックＢとを選択する場合は（Ｓ１、Ｓ
２）＝（１、０）を選択部１７、１８に供給する。ま
た、ラッチ信号ＬＣとクロックＣとを選択する場合は
（Ｓ１、Ｓ２）＝（０、１）を選択部１７、１８に供給
する。また、ラッチ信号ＬＤとクロックＤとを選択する
場合は（Ｓ１、Ｓ２）＝（１、１）を選択部１７、１８
に供給する。

【００２３】選択部１７は位相判定部１６から供給され
る選択信号Ｓ１、Ｓ２によってラッチ信号ＬＡ〜ＬＤの
いずれか一つの最適ラッチ信号を選択して出力し、ビッ
トバッファ４と、ＣＲＣチェック部２２と、フレームパ
ターン検出部２１に供給する。また、選択部１８は位相
判定部１６から供給される上記選択信号Ｓ１、Ｓ２によ
ってクロックＡ〜Ｄのいずれか一つの最適位相のクロッ
ク（ＣＫ）を選択して出力し、ビットバッファ４に供給
する。

【００２４】ＣＲＣチェック部２２は供給されるラッチ
信号（上記最適位相のクロックに同期した最適タイミン
グのデータ）に対してＣＲＣ（巡回冗長検査：Ｃｙｃｌ
ｉｃＲｅｄｕｎｄａｃｙＣｈｅｃｋ）チェックを行
う。例えば所定のフレームチェックシーケンス（ＦＣ
Ｓ）を行って、受信フレームの誤りのチェックを行い、
誤りのフレームは廃棄制御したり、又は誤りフレームを
送信側から再送させたりする。そして、誤りフレーム番
号などの情報をフレームパターン検出部２１に供給す
る。このＣＲＣチェック方法は特に限定するものではな
いが、例えば既存の垂直パリティ（生成多項式Ｐ（ｘ）
＝Ｘ＋Ｘ^０による。）や、水平パリティ（生成多項式Ｐ
（ｘ）＝Ｘ^ｍ＋Ｘ^０による。）や、２連送照合や、ＣＲ
Ｃ−１６（生成多項式Ｐ（ｘ）＝Ｘ^１６＋Ｘ^１２＋Ｘ^２
＋１による。）や、ＣＲＣ−ＣＣＩＴＴ（生成多項式Ｐ
（ｘ）＝Ｘ^１６＋Ｘ^１２＋Ｘ^５＋１による。）などの方
法を使用することもできる。

【００２５】フレームパターン検出部２１は上記最適タ
イミングのラッチ信号を取り込み、所定のフレームパタ
ーンＦＰを検出して出力し、ビットバッファ４に供給す
る。このときにＣＲＣチェック部２２から供給される誤
りフレームなどの情報に基づき誤りフレームの廃棄制御
などを行う。

【００２６】ビットバッファ４は、選択部１７から供給
された最適ラッチ信号から上記フレームパターンＦＰの
タイミングに基づきフレームパルスを抜き取り、自己の
クロック発生部３で発生したクロック及びフレームパル
スＦＰ（Ｒ）に同期したデータを出力する。このビット
バッファ４は、例えば沖電気社製のＭＳＭ６９０３（２
５６Ｂｉｔエラスティックストア）などを使用し
て、簡単な回路構成で実現することができる。以上の様
にしてデータのみを得ることができた。

【００２７】図２はこの一実施例に係るデジタル同期回
路の動作タイミングチャート（その１）である。

【００２８】この図２において、（Ａ）は受信データ
（０、１、０）を示しており、（Ｂ）は４相クロック発
生部１５出力のクロックＡ（０位相クロック）を示して
おり、（Ｃ）は４相クロック発生部１５出力のクロック
Ｂ（１／４位相クロック）を示しており、（Ｄ）は４相
クロック発生部１５出力のクロックＣ（２／４位相クロ
ック）を示しており、（Ｅ）は４相クロック発生部１５
出力のクロックＤ（３／４位相クロック）を示してお
り、（Ｆ）はラッチ１４のラッチ出力ＬＡを示してお
り、（Ｇ）はラッチ１３のラッチ出力ＬＢを示してお
り、（Ｈ）はラッチ１２のラッチ出力ＬＣを示してお
り、（Ｉ）はラッチ１１のラッチ出力ＬＤを示してい
る。

【００２９】図３はこの一実施例に係るデジタル同期回
路の動作タイミングチャート（その２）である。

【００３０】この図３において、（Ａ）は受信データ
（０、１、０）を示しており、（Ｂ）は４相クロック発
生部１５出力のクロックＡを示しており、（Ｃ）は４相
クロック発生部１５出力のクロックＢを示しており、
（Ｄ）は４相クロック発生部１５出力のクロックＣを示
しており、（Ｅ）は４相クロック発生部１５出力のクロ
ックＤを示しており、（Ｆ）はラッチ１４のラッチ出力
ＬＡを示しており、（Ｇ）はラッチ１３のラッチ出力Ｌ
Ｂを示しており、（Ｈ）はラッチ１２のラッチ出力ＬＣ
を示しており、（Ｉ）はラッチ１１のラッチ出力ＬＤを
示している。この図３においても「０→１」への変化が
最初に検出されるのは、ラッチ信号ＬＡとクロックＡの
タイミングであり、これらの信号から２位相分遅れたラ
ッチ信号ＬＣとクロックＣで、波形の安定した中央付近
（時点）のラッチ信号を表していると判定される。

【００３１】以上の一実施例によれば、フレームパター
ンが挿入された受信データを取り込みクロック位相同期
と、フレーム位相同期を行うことによって、最適タイミ
ングでフレームパターンを照合して、データを抽出する
ことができる。従って従来に比べ１種類のデータを取り
込むだけで、効率的にデータを抽出することができるの
で、一つのデータ送信装置から複数のデータ受信装置に
データを伝送したい場合であっても、信号線の数を少な
くでき、また高速ドライバや高速レシーバなども少なく
することができるので消費電力も軽減させることができ
る。

【００３２】以上の一実施例の図１においては、受信デ
ータの１パルス（０及び１）を位相が異なった４位相の
クロックでラッチをかけたが、これに限るものではな
い。例えば２相又は３相のクロックで実現することも良
いし、５相以上のクロックで実現することであっても良
い。

【００３３】また、以上の一実施例において、クロック
のパルス幅は、図２や図３の例に限るものではない。例
えば１ビット区間を所定間隔で２以上のｎ個（例えば４
個）発生するものであれば良いのであって、クロックの
パルス幅は小さくても、大きくても良い。

【００３４】また以上の一実施例においては、受信デー
タがＮＲＺ信号（クロック成分を不完全に含む、また直
流分を含む。）について説明したが、これに限るもので
はない。例えばクロック成分を含む符号や、直流分を含
まない符号であっても適用させることができる。

【００３５】また、以上の一実施例において、位相判定
部１６はラッチ出力ＬＡ〜ＬＤの「０→１」の変化を監
視したが、これに限るものではない。例えば「１→０」
の変化を監視することであっても適用することができ
る。

【００３６】また、以上の一実施例の図２においては、
最初に「０→１」の変化が検出されたラッチ信号ＬＡか
ら２位相分遅れたラッチ信号ＬＣとクロックＣとを選択
する様に制御したが、これに限るものではない。例えば
１ビット区間の中央から後半付近の波形が安定した時点
の最適ラッチ信号と、この最適ラッチ信号に対応する最
適位相のクロックを選択する様に制御することでもよ
い。。

【００３７】また、以上の一実施例の図１においては、
データ送信装置とデータ受信装置の構成で説明したが、
これに限るものではない。データ送信ボード（ＰＷＢ）
とデータ受信ボード（ＰＷＢ）との構成であっても好適
である。

【００３８】また、以上の一実施例において、フレーム
位相同期回路２の構成は図１に限るものではない。例え
ばＣＣＩＴＴ勧告Ｇ．７０６仕様などでも実現すること
ができる。

【００３９】また、以上の一実施例の図１において、ラ
ッチ１１〜１４を使用したが、これに限るものではな
い。

【００４０】また、以上の一実施例の図１においては、
一つのクロック発生部３からのクロックから、位相が異
なったクロックを発生したが、これに限るものではな
い。例えば所望のｎ位相のクロックを発生するために、
対応する複数のクロック発生部を備えて構成してもよ
い。

【００４１】

【発明の効果】以上述べた様にこの発明によれば、上記
取込手段と、上記クロック発生手段と、上記検出手段
と、上記判定手段とを備えて、互いに同期した上記最適
検出信号と最適位相のクロックとを得ることができるの
で、従来に比べ装置間のインタフェース線の数を軽減
し、消費電力も軽減させ、簡単な構成で高速データ受信
用のデータ同期回路を実現することができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係るデータ受信装置の機
能ブロック図である。

【図２】この発明の一実施例に係るデータ受信装置の動
作タイミングチャート（その１）である。

【図３】この発明の一実施例に係るデータ受信装置の動
作タイミングチャート（その２）である。

【符号の説明】

１…クロック位相同期回路、２…フレーム位相同期回
路、１１〜１４…ラッチ、１５…４相クロック発生部、
１６…位相判定部、１７、１８…選択部、２０…データ
受信装置。

Claims

【特許請求の範囲】

【請求項１】データを取り込み出力する取込手段と、上記データの１ビットに相当する期間毎に、この１ビッ
ト期間の１／ｎ期間ごとに位相が異なるｎ（２以上の整
数）個のクロックを発生するクロック発生手段と、上記データに対して上記位相が異なるｎ個のクロックの
タイミングで上記データの値を検出して、ｎ個の検出信
号を出力する検出手段と、上記ｎ個の検出信号を取り込み、上記位相が異なるｎ個
のクロックに対応する上記検出信号ごとに、上記検出信
号の値の変化を監視して、上記データの値に応じて最適
変化がされている最適な上記いずれかの検出信号とその
クロックを判定して出力する判定手段とを備えて、互い
に同期した最適検出信号と最適位相のクロックとを出力
することを特徴とするデータ同期回路。