JPH04326445A - Control register write device - Google Patents
Control register write deviceInfo
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- JPH04326445A JPH04326445A JP9735391A JP9735391A JPH04326445A JP H04326445 A JPH04326445 A JP H04326445A JP 9735391 A JP9735391 A JP 9735391A JP 9735391 A JP9735391 A JP 9735391A JP H04326445 A JPH04326445 A JP H04326445A
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Abstract
Description
【0001】0001
【産業上の利用分野】本発明は制御レジスタ書き込み装
置に係り、特に1又は2以上の制御用データを一度に書
き込める制御レジスタの書き込み装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a control register writing device, and more particularly to a control register writing device capable of writing one or more pieces of control data at once.
【0002】近年、あらゆる製品や機械等にこれらを制
御する集積回路(IC),大規模集積回路(LSI)が
搭載されるようになり、制御する機能が多種多様となり
、処理時間も短縮化が要求され、更にIC,LSIのソ
フトウェアから見たハードウェアの使い易さも要求され
ている。このため、IC,LSIの制御処理時間の短縮
化,ソフトウァアから見たハードウェアの操作性の向上
のための一つとして、制御レジスタの書き込み処理時間
の短縮化とソフトウェアの負荷の軽減が必要とされる。[0002] In recent years, integrated circuits (ICs) and large-scale integrated circuits (LSIs) have come to be installed in all kinds of products and machines to control them, and the functions to be controlled have become more diverse and processing times have become shorter. Furthermore, ease of use of the hardware from the viewpoint of IC and LSI software is also required. Therefore, in order to shorten the control processing time of ICs and LSIs and improve the operability of hardware from a software perspective, it is necessary to shorten the writing processing time of control registers and reduce the software load. be done.
【0003】0003
【従来の技術】図5(A),(B)は従来の制御レジス
タ書き込み装置の一例の構成図を示す。図5(B)は図
5(A)の制御レジスタの具体的例である。同図中、1
は制御レジスタで、制御するビット群11 〜1nから
なる。2は中央処理装置(CPU),3はメモリで、こ
れらは制御レジスタ1と共に双方向のバスで接続されて
いる。制御レジスタ1はCPU2によりn個ある制御対
象の夫々の制御用データが制御するビット群11 〜1
nに別々に、かつ、一度に書き込まれる構成とされてい
る。
また、上記のn個の制御するビット群のうち値の書き込
み変更が必要であるか又は値が書き込み変更不要である
かは、CPU2のソフトウェアにより判断,処理してい
る。2. Description of the Related Art FIGS. 5A and 5B are block diagrams of an example of a conventional control register writing device. FIG. 5(B) is a specific example of the control register of FIG. 5(A). In the same figure, 1
is a control register consisting of a control bit group 11 to 1n. 2 is a central processing unit (CPU), 3 is a memory, and these are connected together with the control register 1 by a bidirectional bus. The control register 1 has bit groups 11 to 1 controlled by the control data of each of the n control objects by the CPU 2.
The configuration is such that the data is written to n separately and at once. Furthermore, whether or not a value needs to be changed by writing among the n bit groups to be controlled, or whether a value does not need to be changed by writing, is determined and processed by the software of the CPU 2.
【0004】ここで、上記のn個の制御するビット群に
書き込み変更と未変更とが混在する場合、制御レジスタ
1に一度書き込みを行なうと変更を必要としないデータ
を保持している制御するビット群のデータも書き替えら
れてしまうため、CPU2のソフトウェアで制御レジス
タ1の制御用データの読み出しを行なってメモリ3に一
旦格納し、その後書き込み変更される制御用データに、
メモリ3から読み出した書き込み未変更のデータを付加
してこれらのデータを制御レジスタ1を構成する制御す
るビット群11 〜1nに別々に、かつ、一度に書き込
む。このとき、未変更の制御用データは記憶されていた
元の制御するビット群に再度書き込まれる。[0004] If there is a mixture of written changes and unchanged bits in the above n control bit groups, once writing is done to control register 1, the control bits holding data that do not need to be changed Since the data of the group will also be rewritten, the software of the CPU 2 reads the control data of the control register 1 and temporarily stores it in the memory 3, and then the control data that is written and changed.
The unmodified written data read from the memory 3 is added and these data are written to the control bit groups 11 to 1n of the control register 1 separately and at once. At this time, the unchanged control data is rewritten to the stored original control bit group.
【0005】[0005]
【発明が解決しようとする課題】従って、n個の制御す
るビット群に書き込み変更と未変更とが混在する場合、
従来はソフトウェアの負荷と書き込み処理時間が大きく
なってしまうといった問題がある。また、制御用データ
を1個だけ書き込む制御レジスタも上記と同様の問題が
ある。[Problem to be Solved by the Invention] Therefore, when a group of n controlled bits contains a mixture of written changes and unchanged bits,
Conventionally, there are problems in that the software load and write processing time increase. Further, a control register in which only one piece of control data is written has the same problem as above.
【0006】本発明は上記の点に鑑みなされたもので、
書き込み未変更データの制御するビット群には書き込み
を禁止する制御用データとすることにより、上記の課題
を解決した制御レジスタ書き込み装置を提供することを
目的とする。[0006] The present invention has been made in view of the above points.
It is an object of the present invention to provide a control register writing device that solves the above-mentioned problems by providing control data that prohibits writing to a group of bits controlled by writing unchanged data.
【0007】[0007]
【課題を解決するための手段】図1は本発明の原理構成
図を示す。同図中、11は書き込み制御部,12は制御
レジスタ部である。制御レジスタ部12は書き込み信号
によりデータを一度に書き込める制御するビット群がn
個(ただし、nは1又は2以上の自然数)の制御用デー
タ1〜nの夫々に対応して設けられている。[Means for Solving the Problems] FIG. 1 shows a diagram of the basic configuration of the present invention. In the figure, 11 is a write control section, and 12 is a control register section. The control register unit 12 has a control bit group n that allows data to be written at once by a write signal.
control data 1 to n (where n is a natural number of 1 or 2 or more).
【0008】書き込み制御部11は前記n個の制御用デ
ータ1〜nの書き込み時に、制御用データが書き込み許
可の対象となる値であると、書き込み信号を書き込み許
可信号として前記制御するビット群に入力し、制御用デ
ータの値が書き込み許可の対象外であるときは、書き込
み信号を書き込み禁止信号として、対応する前記制御す
るビット群に入力する。When writing the n pieces of control data 1 to n, the write control unit 11 uses a write signal as a write permission signal to write to the bit group to be controlled if the control data is a value that is subject to write permission. When the value of the control data is not subject to write permission, a write signal is input to the corresponding control bit group as a write prohibition signal.
【0009】[0009]
【作用】本発明では図1に示すように、書き込み制御部
11は書き込みデータ、すなわち制御用データの値が書
き込み許可の対象となる値であると、制御レジスタ部1
2への書き込み信号を書き込み許可信号として制御用デ
ータが書き込まれるべき制御するビット群に書き込まれ
る。[Operation] In the present invention, as shown in FIG. 1, when the write data, that is, the value of the control data, is a value that is subject to write permission, the write control unit 11 sends the control register unit 1
Control data is written into the control bit group to be written using the write signal to 2 as a write permission signal.
【0010】一方、制御用データの値が書き込み許可の
対象外であるとき、書き込み制御部11は制御レジスタ
部12への書き込み信号を書き込み禁止信号として、制
御用データは書き込まれるべき制御するビット群に書き
込まれない。On the other hand, when the value of the control data is not subject to write permission, the write control section 11 sets the write signal to the control register section 12 as a write prohibition signal, and the control data is set as a control bit group to be written. is not written to.
【0011】従って、本発明では、一度に書き込める制
御レジスタが複数個の制御するビット群よりなり、それ
ぞれの制御するビット群に、書き込み変更(書き込み許
可の対象となる値)と書き込み未変更(書き込み許可の
対象外の値)とを行なうものが混在するときには、書き
込み未変更の制御するビット群に書き込む制御用データ
を書き込み許可の対象外となる値にしておくことにより
、一度の書き込みで制御レジスタの変更,未変更が同時
に行なえる。Therefore, in the present invention, the control register that can be written at once is made up of a plurality of bit groups to control, and each controlled bit group has write-changed (values subject to write permission) and write-unchanged (write-unchanged) values. If there is a mixture of control data that performs the following operations (values that are not subject to permission), by setting the control data to be written to the control bit group that has not been changed to a value that is not subject to write permission, the control register can be written in a single write. can be changed and left unchanged at the same time.
【0012】0012
【実施例】図2は本発明の一実施例の構成図を示す。同
図中、図1と同一構成部分には同一符号を付してある。
図2において、書き込みデータはデータ番号D7 〜D
0 の8ビットであり、また各々2ビットの制御用デー
タ計4つからなる。各制御用データに対応して制御レジ
スタ部12内に各々2ビット幅のレジスタA〜Dが設け
られている。制御レジスタ部12は8ビットのアドレス
で指定される制御レジスタ部で、各2ビット幅の上記の
レジスタA〜Dとデータ番号の関係を次表に示す。Embodiment FIG. 2 shows a configuration diagram of an embodiment of the present invention. In the figure, the same components as in FIG. 1 are designated by the same reference numerals. In FIG. 2, the write data are data numbers D7 to D.
It consists of 8 bits of 0, and a total of 4 control data of 2 bits each. Registers A to D each having a width of 2 bits are provided in the control register section 12 corresponding to each control data. The control register section 12 is a control register section specified by an 8-bit address, and the relationship between the above-mentioned registers A to D each having a width of 2 bits and data numbers is shown in the following table.
【0013】[0013]
【表1】
上記表からわかるように、レジスタAはデータ番号D0
及びD1の2ビットの第1の制御用データが入力され
、レジスタBはデータ番号D2 及びD3 の2ビット
の第2の制御用データが入力され、レジスタCはデータ
番号D4 及びD5 の2ビットの第3の制御用データ
が入力され、更に、レジスタDはデータ番号D6 及び
D7 の2ビットの第4の制御用データが入力される。[Table 1] As can be seen from the table above, register A has data number D0
The 2-bit first control data of data numbers D2 and D3 are input to register B, and the 2-bit second control data of data numbers D4 and D5 are input to register C. The third control data is input, and further, the register D receives 2-bit fourth control data of data numbers D6 and D7.
【0014】制御レジスタ部12はレジスタA〜Dに格
納された制御用データの値に基づいて、図3に示す如く
予め設定された制御を行なわせる。図3からわかるよう
に、制御用データの値が“00”のときは、レジスタA
〜Dは制御動作が変化なし、すなわち前回と同じ制御動
作を行なわせる。また、制御用データが“00”以外の
値のときは、予め設定された制御、例えば受信データの
入力,送信データの出力などを被制御機器に行なわせる
。The control register unit 12 performs preset control as shown in FIG. 3 based on the values of control data stored in registers A to D. As can be seen from FIG. 3, when the control data value is “00”, register A
-D, the control operation remains unchanged, that is, the same control operation as last time is performed. Further, when the control data has a value other than "00", the controlled device is caused to perform preset control such as inputting received data and outputting transmitted data.
【0015】一方、書き込み制御部11は図2に示すよ
うに、4つの書き込み制御回路111 〜114 から
構成されている。書き込み制御回路111 〜114
は夫々レジスタA〜Dに1対1に対応して設けられてお
り、書き込み信号W1 〜W4 をレジスタA〜Dに入
力し、レジスタA〜Dの書き込み動作を許可又は禁止さ
せる。On the other hand, the write control section 11 is composed of four write control circuits 111 to 114, as shown in FIG. Write control circuits 111 to 114
are provided in a one-to-one correspondence with the registers A to D, respectively, and input write signals W1 to W4 to the registers A to D to enable or inhibit the write operation of the registers A to D.
【0016】すなわち、書き込み制御回路111 〜1
14 は各々2ビットの第1乃至第4の制御用データが
入力され、その値が“00”のときは書き込み禁止信号
を出力し、“00”以外の値のときは書き込み許可信号
を出力する。これにより、レジスタA〜Dは入力制御用
データを、書き込み許可信号入力時のみ書き込むことと
なる。That is, write control circuits 111 to 1
14 each receives 2-bit first to fourth control data, and when the value is "00", it outputs a write prohibition signal, and when the value is other than "00", it outputs a write permission signal. . As a result, the input control data is written into the registers A to D only when the write permission signal is input.
【0017】次に本実施例の動作について図4を併せ参
照しつつ説明する。いま、制御レジスタ部12のレジス
タAには“10”(図3の制御11),レジスタBには
“01”(図3の制御7),レジスタCには“10”(
図3の制御5)及びレジスタDには“11”(図3の制
御3)が夫々設定されているものとする。この制御レジ
スタ部12の記憶状態はデータ番号D7 をMSB,D
0 をLSBとして8ビットの値で表わすものとすると
、図4に21で示す如く16進数で(E6)H である
。Next, the operation of this embodiment will be explained with reference to FIG. 4. Now, the register A of the control register section 12 has "10" (control 11 in FIG. 3), the register B has "01" (control 7 in FIG. 3), and the register C has "10" (
It is assumed that "11" (control 3 in FIG. 3) is set in control 5) in FIG. 3 and register D, respectively. The storage state of this control register section 12 is as follows: data number D7 is MSB, D
If 0 is expressed as an 8-bit value as the LSB, it is (E6)H in hexadecimal as shown by 21 in FIG.
【0018】かかる記憶状態において、レジスタBとレ
ジスタCの設定値は変更しないでレジスタAに“11”
を書き込んで図3の制御12の状態に変更し、かつ、レ
ジスタDに“10”を書き込んで図3の制御2の状態に
変更する場合は、レジスタB及びレジスタCの設定値は
変更しないからレジスタB及びレジスタCには夫々“0
0”を書き込む。従って、この場合にはデータ番号D7
をMSB,D0 をLSBとして8ビットの値で表わ
すものとすると、図4に22で示す如く16進数で(8
3)H の値の書き込みデータが例えばCPU(図示せ
ず)から書き込み制御部11に入力される。In this storage state, register A is set to "11" without changing the set values of register B and register C.
If you write "10" to change to the state of control 12 in Figure 3 and write "10" to register D to change to the state of control 2 in Figure 3, the set values of registers B and C will not be changed. Register B and register C each have “0”.
0” is written. Therefore, in this case, data number D7
is expressed as an 8-bit value with MSB and D0 as LSB, then in hexadecimal number (8
3) Write data with a value of H is input to the write control unit 11 from, for example, a CPU (not shown).
【0019】これにより、書き込み制御部11内の書き
込み制御回路111と114 は書き込み信号W1 と
W4 をアクティブ状態とし(換言すると、書き込み許
可信号をレジスタAとDに夫々出力し)レジスタAとD
にはそれぞれの値が書き込まれる。また、これと同時に
書き込み制御回路112 と113 とは書き込み信号
W2 とW3 をインアクティブ状態とし(換言すると
、書き込み禁止信号をレジスタBとCに夫々出力し)、
レジスタBとCには値が書き込まれない。As a result, the write control circuits 111 and 114 in the write control unit 11 activate the write signals W1 and W4 (in other words, output write permission signals to the registers A and D, respectively).
Each value is written to . At the same time, the write control circuits 112 and 113 make the write signals W2 and W3 inactive (in other words, output write inhibit signals to registers B and C, respectively),
No values are written to registers B and C.
【0020】従って、レジスタAとDには夫々“11”
と“10”が書き込まれ、レジスタBとCにはデータの
書き込みが禁止されて前回の値“01”,“10”が保
持される結果、制御レジスタ部12の記憶状態はデータ
番号D7 をMSB,D0 をLSBとする8ビットの
値で表わすと、図4に23で示す如く16進数で(A7
)H となる。Therefore, registers A and D each contain "11".
and “10” are written, and data writing is prohibited in registers B and C, and the previous values “01” and “10” are held. As a result, the storage state of the control register unit 12 is set to data number D7 with MSB. , D0 is expressed as an 8-bit value with LSB as a hexadecimal value (A7
)H.
【0021】このように、本実施例によれば4つの制御
用データの変更,未変更が混在していても、一度の書き
込み処理で4つの制御用データの変更,未変更が同時に
できるため、CPUのソフトウェアの負荷が軽減できる
と共に、書き込み処理時間も短縮することができる。As described above, according to this embodiment, even if the four pieces of control data are changed and left unchanged, the four pieces of control data can be changed and left unchanged at the same time in one writing process. The software load on the CPU can be reduced, and the write processing time can also be shortened.
【0022】なお、本発明は上記の実施例に限定される
ものではなく、例えば制御レジスタ部12は複数あって
もよく、またレジスタの数は1個だけでもよく、更に複
数のレジスタがある場合において、それらに記憶,保持
される制御用データのビット数は互いに異なっているか
、一部異なっていてもよい。また、書き込み禁止とする
値を複数個存在させてもよい。It should be noted that the present invention is not limited to the above-mentioned embodiments; for example, there may be a plurality of control register sections 12, or the number of registers may be only one; The number of bits of the control data stored and held therein may be different from each other, or may be partially different. Furthermore, there may be a plurality of values that are write-prohibited.
【0023】[0023]
【発明の効果】上述の如く、本発明によれば、制御用デ
ータの変更,未変更を一度の書き込み処理で行なえるた
め、従来に比べてソフトウェアの負荷が軽減できると共
に、書き込み処理時間を短縮することができ、よって効
率の良い制御レジスタ部への書き込みができることから
、被制御装置の性能向上に寄与するところ大である等の
特長を有するものである。[Effects of the Invention] As described above, according to the present invention, control data can be changed or left unchanged in a single write process, which reduces the software load and shortens the write process time compared to the conventional method. This feature has the advantage that it greatly contributes to improving the performance of the controlled device because it allows efficient writing to the control register section.
【図1】本発明の原理構成図である。FIG. 1 is a diagram showing the principle configuration of the present invention.
【図2】本発明の一実施例の構成図である。FIG. 2 is a configuration diagram of an embodiment of the present invention.
【図3】制御レジスタ部の動作説明図である。FIG. 3 is an explanatory diagram of the operation of a control register section.
【図4】図2の動作説明図である。FIG. 4 is an explanatory diagram of the operation in FIG. 2;
【図5】従来装置の一例の構成図である。FIG. 5 is a configuration diagram of an example of a conventional device.
11 書き込み制御部 12 制御レジスタ部 A〜D レジスタ 11 Write control section 12 Control register section A to D register
Claims (2)
御レジスタに、制御用データ毎に書き込み許可信号によ
って書き込まれる制御するビット群を、1個又は2個以
上設けられた制御レジスタ部(12)と、前記1又は2
以上の制御用データの書き込み時に、制御用データが、
書き込み許可の対象となる値であれば、対応する制御す
るビット群への書き込み信号を書き込み許可信号とし、
制御用データの値が書き込み許可の対象外であるときは
、対応する制御するビット群への書き込み信号を書き込
み禁止信号とする書き込み制御部(11)とを有し、制
御用データ列の制御用データが書き込み許可対象である
もののみ前記制御レジスタ部(12)内の対応する制御
するビット群に書き込ませることを特徴とする制御レジ
スタ書き込み装置。1. A control register section (12) comprising one or more control bit groups written in a control register in response to a write permission signal for each control data in a control register into which a control data string can be written at once. , 1 or 2 above
When writing the above control data, the control data is
If the value is subject to write permission, the write signal to the corresponding control bit group is used as the write permission signal,
When the value of the control data is not subject to write permission, the write control unit (11) makes a write signal to the corresponding control bit group a write prohibition signal, and A control register writing device characterized in that only data for which writing is permitted is written into a corresponding control bit group in the control register section (12).
数の全部で複数のデータであることを特徴とする請求項
1記載の制御レジスタ書き込み装置。2. The control register writing device according to claim 1, wherein the control data is a plurality of pieces of data each having an arbitrary number of bits.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09735391A JP3220470B2 (en) | 1991-04-26 | 1991-04-26 | Control register writing device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09735391A JP3220470B2 (en) | 1991-04-26 | 1991-04-26 | Control register writing device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04326445A true JPH04326445A (en) | 1992-11-16 |
| JP3220470B2 JP3220470B2 (en) | 2001-10-22 |
Family
ID=14190129
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09735391A Expired - Fee Related JP3220470B2 (en) | 1991-04-26 | 1991-04-26 | Control register writing device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3220470B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023182251A1 (en) * | 2022-03-22 | 2023-09-28 | ヌヴォトンテクノロジージャパン株式会社 | Repeater, cable, and control method |
-
1991
- 1991-04-26 JP JP09735391A patent/JP3220470B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2023182251A1 (en) * | 2022-03-22 | 2023-09-28 | ヌヴォトンテクノロジージャパン株式会社 | Repeater, cable, and control method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3220470B2 (en) | 2001-10-22 |
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