JPH04326445A - 制御レジスタ書き込み装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は制御レジスタ書き込み装
置に係り、特に１又は２以上の制御用データを一度に書
き込める制御レジスタの書き込み装置に関する。

【０００２】近年、あらゆる製品や機械等にこれらを制
御する集積回路（ＩＣ），大規模集積回路（ＬＳＩ）が
搭載されるようになり、制御する機能が多種多様となり
、処理時間も短縮化が要求され、更にＩＣ，ＬＳＩのソ
フトウェアから見たハードウェアの使い易さも要求され
ている。このため、ＩＣ，ＬＳＩの制御処理時間の短縮
化，ソフトウァアから見たハードウェアの操作性の向上
のための一つとして、制御レジスタの書き込み処理時間
の短縮化とソフトウェアの負荷の軽減が必要とされる。

【０００３】

【従来の技術】図５（Ａ），（Ｂ）は従来の制御レジス
タ書き込み装置の一例の構成図を示す。図５（Ｂ）は図
５（Ａ）の制御レジスタの具体的例である。同図中、１
は制御レジスタで、制御するビット群１１　〜１ｎから
なる。２は中央処理装置（ＣＰＵ），３はメモリで、こ
れらは制御レジスタ１と共に双方向のバスで接続されて
いる。制御レジスタ１はＣＰＵ２によりｎ個ある制御対
象の夫々の制御用データが制御するビット群１１　〜１
ｎに別々に、かつ、一度に書き込まれる構成とされてい
る。 また、上記のｎ個の制御するビット群のうち値の書き込
み変更が必要であるか又は値が書き込み変更不要である
かは、ＣＰＵ２のソフトウェアにより判断，処理してい
る。

【０００４】ここで、上記のｎ個の制御するビット群に
書き込み変更と未変更とが混在する場合、制御レジスタ
１に一度書き込みを行なうと変更を必要としないデータ
を保持している制御するビット群のデータも書き替えら
れてしまうため、ＣＰＵ２のソフトウェアで制御レジス
タ１の制御用データの読み出しを行なってメモリ３に一
旦格納し、その後書き込み変更される制御用データに、
メモリ３から読み出した書き込み未変更のデータを付加
してこれらのデータを制御レジスタ１を構成する制御す
るビット群１１　〜１ｎに別々に、かつ、一度に書き込
む。このとき、未変更の制御用データは記憶されていた
元の制御するビット群に再度書き込まれる。

【０００５】

【発明が解決しようとする課題】従って、ｎ個の制御す
るビット群に書き込み変更と未変更とが混在する場合、
従来はソフトウェアの負荷と書き込み処理時間が大きく
なってしまうといった問題がある。また、制御用データ
を１個だけ書き込む制御レジスタも上記と同様の問題が
ある。

【０００６】本発明は上記の点に鑑みなされたもので、
書き込み未変更データの制御するビット群には書き込み
を禁止する制御用データとすることにより、上記の課題
を解決した制御レジスタ書き込み装置を提供することを
目的とする。

【０００７】

【課題を解決するための手段】図１は本発明の原理構成
図を示す。同図中、１１は書き込み制御部，１２は制御
レジスタ部である。制御レジスタ部１２は書き込み信号
によりデータを一度に書き込める制御するビット群がｎ
個（ただし、ｎは１又は２以上の自然数）の制御用デー
タ１〜ｎの夫々に対応して設けられている。

【０００８】書き込み制御部１１は前記ｎ個の制御用デ
ータ１〜ｎの書き込み時に、制御用データが書き込み許
可の対象となる値であると、書き込み信号を書き込み許
可信号として前記制御するビット群に入力し、制御用デ
ータの値が書き込み許可の対象外であるときは、書き込
み信号を書き込み禁止信号として、対応する前記制御す
るビット群に入力する。

【０００９】

【作用】本発明では図１に示すように、書き込み制御部
１１は書き込みデータ、すなわち制御用データの値が書
き込み許可の対象となる値であると、制御レジスタ部１
２への書き込み信号を書き込み許可信号として制御用デ
ータが書き込まれるべき制御するビット群に書き込まれ
る。

【００１０】一方、制御用データの値が書き込み許可の
対象外であるとき、書き込み制御部１１は制御レジスタ
部１２への書き込み信号を書き込み禁止信号として、制
御用データは書き込まれるべき制御するビット群に書き
込まれない。

【００１１】従って、本発明では、一度に書き込める制
御レジスタが複数個の制御するビット群よりなり、それ
ぞれの制御するビット群に、書き込み変更（書き込み許
可の対象となる値）と書き込み未変更（書き込み許可の
対象外の値）とを行なうものが混在するときには、書き
込み未変更の制御するビット群に書き込む制御用データ
を書き込み許可の対象外となる値にしておくことにより
、一度の書き込みで制御レジスタの変更，未変更が同時
に行なえる。

【００１２】

【実施例】図２は本発明の一実施例の構成図を示す。同
図中、図１と同一構成部分には同一符号を付してある。 図２において、書き込みデータはデータ番号Ｄ７　〜Ｄ
０　の８ビットであり、また各々２ビットの制御用デー
タ計４つからなる。各制御用データに対応して制御レジ
スタ部１２内に各々２ビット幅のレジスタＡ〜Ｄが設け
られている。制御レジスタ部１２は８ビットのアドレス
で指定される制御レジスタ部で、各２ビット幅の上記の
レジスタＡ〜Ｄとデータ番号の関係を次表に示す。

【００１３】

【表１】 上記表からわかるように、レジスタＡはデータ番号Ｄ０
　及びＤ１の２ビットの第１の制御用データが入力され
、レジスタＢはデータ番号Ｄ２　及びＤ３　の２ビット
の第２の制御用データが入力され、レジスタＣはデータ
番号Ｄ４　及びＤ５　の２ビットの第３の制御用データ
が入力され、更に、レジスタＤはデータ番号Ｄ６　及び
Ｄ７　の２ビットの第４の制御用データが入力される。

【００１４】制御レジスタ部１２はレジスタＡ〜Ｄに格
納された制御用データの値に基づいて、図３に示す如く
予め設定された制御を行なわせる。図３からわかるよう
に、制御用データの値が“００”のときは、レジスタＡ
〜Ｄは制御動作が変化なし、すなわち前回と同じ制御動
作を行なわせる。また、制御用データが“００”以外の
値のときは、予め設定された制御、例えば受信データの
入力，送信データの出力などを被制御機器に行なわせる
。

【００１５】一方、書き込み制御部１１は図２に示すよ
うに、４つの書き込み制御回路１１１　〜１１４　から
構成されている。書き込み制御回路１１１　〜１１４　
は夫々レジスタＡ〜Ｄに１対１に対応して設けられてお
り、書き込み信号Ｗ１　〜Ｗ４　をレジスタＡ〜Ｄに入
力し、レジスタＡ〜Ｄの書き込み動作を許可又は禁止さ
せる。

【００１６】すなわち、書き込み制御回路１１１　〜１
１４　は各々２ビットの第１乃至第４の制御用データが
入力され、その値が“００”のときは書き込み禁止信号
を出力し、“００”以外の値のときは書き込み許可信号
を出力する。これにより、レジスタＡ〜Ｄは入力制御用
データを、書き込み許可信号入力時のみ書き込むことと
なる。

【００１７】次に本実施例の動作について図４を併せ参
照しつつ説明する。いま、制御レジスタ部１２のレジス
タＡには“１０”（図３の制御１１），レジスタＢには
“０１”（図３の制御７），レジスタＣには“１０”（
図３の制御５）及びレジスタＤには“１１”（図３の制
御３）が夫々設定されているものとする。この制御レジ
スタ部１２の記憶状態はデータ番号Ｄ７　をＭＳＢ，Ｄ
０　をＬＳＢとして８ビットの値で表わすものとすると
、図４に２１で示す如く１６進数で（Ｅ６）Ｈ　である
。

【００１８】かかる記憶状態において、レジスタＢとレ
ジスタＣの設定値は変更しないでレジスタＡに“１１”
を書き込んで図３の制御１２の状態に変更し、かつ、レ
ジスタＤに“１０”を書き込んで図３の制御２の状態に
変更する場合は、レジスタＢ及びレジスタＣの設定値は
変更しないからレジスタＢ及びレジスタＣには夫々“０
０”を書き込む。従って、この場合にはデータ番号Ｄ７
　をＭＳＢ，Ｄ０　をＬＳＢとして８ビットの値で表わ
すものとすると、図４に２２で示す如く１６進数で（８
３）Ｈ　の値の書き込みデータが例えばＣＰＵ（図示せ
ず）から書き込み制御部１１に入力される。

【００１９】これにより、書き込み制御部１１内の書き
込み制御回路１１１と１１４　は書き込み信号Ｗ１　と
Ｗ４　をアクティブ状態とし（換言すると、書き込み許
可信号をレジスタＡとＤに夫々出力し）レジスタＡとＤ
にはそれぞれの値が書き込まれる。また、これと同時に
書き込み制御回路１１２　と１１３　とは書き込み信号
Ｗ２　とＷ３　をインアクティブ状態とし（換言すると
、書き込み禁止信号をレジスタＢとＣに夫々出力し）、
レジスタＢとＣには値が書き込まれない。

【００２０】従って、レジスタＡとＤには夫々“１１”
と“１０”が書き込まれ、レジスタＢとＣにはデータの
書き込みが禁止されて前回の値“０１”，“１０”が保
持される結果、制御レジスタ部１２の記憶状態はデータ
番号Ｄ７　をＭＳＢ，Ｄ０　をＬＳＢとする８ビットの
値で表わすと、図４に２３で示す如く１６進数で（Ａ７
）Ｈ　となる。

【００２１】このように、本実施例によれば４つの制御
用データの変更，未変更が混在していても、一度の書き
込み処理で４つの制御用データの変更，未変更が同時に
できるため、ＣＰＵのソフトウェアの負荷が軽減できる
と共に、書き込み処理時間も短縮することができる。

【００２２】なお、本発明は上記の実施例に限定される
ものではなく、例えば制御レジスタ部１２は複数あって
もよく、またレジスタの数は１個だけでもよく、更に複
数のレジスタがある場合において、それらに記憶，保持
される制御用データのビット数は互いに異なっているか
、一部異なっていてもよい。また、書き込み禁止とする
値を複数個存在させてもよい。

【００２３】

【発明の効果】上述の如く、本発明によれば、制御用デ
ータの変更，未変更を一度の書き込み処理で行なえるた
め、従来に比べてソフトウェアの負荷が軽減できると共
に、書き込み処理時間を短縮することができ、よって効
率の良い制御レジスタ部への書き込みができることから
、被制御装置の性能向上に寄与するところ大である等の
特長を有するものである。

【図面の簡単な説明】

【図１】本発明の原理構成図である。

【図２】本発明の一実施例の構成図である。

【図３】制御レジスタ部の動作説明図である。

【図４】図２の動作説明図である。

【図５】従来装置の一例の構成図である。

【符号の説明】

１１　　書き込み制御部 １２　　制御レジスタ部 Ａ〜Ｄ　　レジスタ

Claims (2)

【特許請求の範囲】
1. 【請求項１】　　制御用データ列を一度に書き込める制
   御レジスタに、制御用データ毎に書き込み許可信号によ
   って書き込まれる制御するビット群を、１個又は２個以
   上設けられた制御レジスタ部（１２）と、前記１又は２
   以上の制御用データの書き込み時に、制御用データが、
   書き込み許可の対象となる値であれば、対応する制御す
   るビット群への書き込み信号を書き込み許可信号とし、
   制御用データの値が書き込み許可の対象外であるときは
   、対応する制御するビット群への書き込み信号を書き込
   み禁止信号とする書き込み制御部（１１）とを有し、制
   御用データ列の制御用データが書き込み許可対象である
   もののみ前記制御レジスタ部（１２）内の対応する制御
   するビット群に書き込ませることを特徴とする制御レジ
   スタ書き込み装置。
2. 【請求項２】　　前記制御用データは各々任意のビット
   数の全部で複数のデータであることを特徴とする請求項
   １記載の制御レジスタ書き込み装置。