JPH04326568A - 容量素子 - Google Patents
容量素子Info
- Publication number
- JPH04326568A JPH04326568A JP12240891A JP12240891A JPH04326568A JP H04326568 A JPH04326568 A JP H04326568A JP 12240891 A JP12240891 A JP 12240891A JP 12240891 A JP12240891 A JP 12240891A JP H04326568 A JPH04326568 A JP H04326568A
- Authority
- JP
- Japan
- Prior art keywords
- film
- melting point
- high melting
- point metal
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、容量素子、特にＩＣ内
に形成される容量素子に関する。
に形成される容量素子に関する。
【０００２】
【従来の技術】ＩＣ内に形成される通常の容量素子は、
図９の（Ａ）に示すようにＭＩＳ構造を有していた。図
面において、ａはｐ型半導体基板、ｂはｎ型エピタキシ
ャル層、ｃはｐ＋ 型アイソレーション層、ｄは上記エ
ピタキシャル層の表面部に形成されたｎ＋ 型拡散層で
、容量素子の下側電極を成す。ｅは絶縁膜ｆの開口ｇに
形成された誘電体膜で、例えばＬＰＳｉＮ（減圧ＣＶＤ
により形成されたＳｉＮ）あるいはＳｉＯ２ からなり
、上記拡散層ｄに直接接している。
図９の（Ａ）に示すようにＭＩＳ構造を有していた。図
面において、ａはｐ型半導体基板、ｂはｎ型エピタキシ
ャル層、ｃはｐ＋ 型アイソレーション層、ｄは上記エ
ピタキシャル層の表面部に形成されたｎ＋ 型拡散層で
、容量素子の下側電極を成す。ｅは絶縁膜ｆの開口ｇに
形成された誘電体膜で、例えばＬＰＳｉＮ（減圧ＣＶＤ
により形成されたＳｉＮ）あるいはＳｉＯ２ からなり
、上記拡散層ｄに直接接している。
【０００３】ｈは絶縁膜ｆの別の開口ｇ部に形成された
アルミニウムからなる電極膜、ｉは上記誘電体膜ｅ上に
形成されたアルミニウムからなるところの上側電極であ
る。このようなＭＩＳ構造の容量素子は、寄生抵抗を下
げるべく高濃度の拡散層ｄにより容量素子の下側電極を
形成するが、１０−２Ωｃｍ程度の寄生抵抗ｒができる
ことは避け得ない。また、ｐ型の半導体基板ａとｎ型エ
ピタキシャル層ｂとの間のｐｎ接合によって１×１０−
８Ｆ／ｃｍ２ の寄生容量Ｃａが生じるのも避け得ない
。図９の（Ｂ）はＭＩＳ型容量素子の等価回路である。 このように寄生抵抗、寄生容量が大きいと、周波数特性
の向上を図ることが難しい。
アルミニウムからなる電極膜、ｉは上記誘電体膜ｅ上に
形成されたアルミニウムからなるところの上側電極であ
る。このようなＭＩＳ構造の容量素子は、寄生抵抗を下
げるべく高濃度の拡散層ｄにより容量素子の下側電極を
形成するが、１０−２Ωｃｍ程度の寄生抵抗ｒができる
ことは避け得ない。また、ｐ型の半導体基板ａとｎ型エ
ピタキシャル層ｂとの間のｐｎ接合によって１×１０−
８Ｆ／ｃｍ２ の寄生容量Ｃａが生じるのも避け得ない
。図９の（Ｂ）はＭＩＳ型容量素子の等価回路である。 このように寄生抵抗、寄生容量が大きいと、周波数特性
の向上を図ることが難しい。
【０００４】そこで、高周波用容量素子として図１０に
示すようなＭＩＭ構造の容量素子が開発された。この容
量素子は、半導体基板ａのフィールド絶縁膜ｆ上にアル
ミニウムからなる下側電極ｋを形成し、該下側電極ｋ上
に誘電体膜ｌを介してアルミニウムからなる上側電極ｍ
を形成したものである。ｎは下側電極ｋの端子電極であ
る。このような容量素子は、寄生抵抗が３×１０−９Ｆ
／ｃｍ２ 、寄生容量が３×１０−６Ωと、ＭＩＳ型容
量素子に比較して寄生抵抗、寄生容量が非常に小さく、
その点で優れているといえる。
示すようなＭＩＭ構造の容量素子が開発された。この容
量素子は、半導体基板ａのフィールド絶縁膜ｆ上にアル
ミニウムからなる下側電極ｋを形成し、該下側電極ｋ上
に誘電体膜ｌを介してアルミニウムからなる上側電極ｍ
を形成したものである。ｎは下側電極ｋの端子電極であ
る。このような容量素子は、寄生抵抗が３×１０−９Ｆ
／ｃｍ２ 、寄生容量が３×１０−６Ωと、ＭＩＳ型容
量素子に比較して寄生抵抗、寄生容量が非常に小さく、
その点で優れているといえる。
【０００５】
【発明が解決しようとする課題】しかしながら、ＭＩＭ
型の容量素子は、下側電極、上側電極としてアルミニウ
ムあるいはアルミニウム系の金属を用いるので、下側電
極、上側電極の形成後の熱処理によりヒロックやボイド
が発生し、誘電体膜ｌを破ってしまい、下側電極ｋと上
側電極ｍとの間がショートしてしまう虞れがあった。そ
こで、それを回避するために誘電体膜ｌの膜厚を厚くす
る必要があった。具体的には４０００オングストローム
以上の膜厚にする必要があった。しかし、誘電体膜の厚
さをそのように厚くすると容量素子の単位面積当りの容
量が小さくなり、延いては誘電体膜の占有面積が広くな
るという問題があった。これはＩＣ、ＬＳＩ、ＶＬＳＩ
の高集積化を阻む要因となるので好ましくないのである
。
型の容量素子は、下側電極、上側電極としてアルミニウ
ムあるいはアルミニウム系の金属を用いるので、下側電
極、上側電極の形成後の熱処理によりヒロックやボイド
が発生し、誘電体膜ｌを破ってしまい、下側電極ｋと上
側電極ｍとの間がショートしてしまう虞れがあった。そ
こで、それを回避するために誘電体膜ｌの膜厚を厚くす
る必要があった。具体的には４０００オングストローム
以上の膜厚にする必要があった。しかし、誘電体膜の厚
さをそのように厚くすると容量素子の単位面積当りの容
量が小さくなり、延いては誘電体膜の占有面積が広くな
るという問題があった。これはＩＣ、ＬＳＩ、ＶＬＳＩ
の高集積化を阻む要因となるので好ましくないのである
。
【０００６】本発明はこのような問題点を解決すべく為
されたものであり、容量素子の単位面積当りの容量を大
きくすることを目的とする。
されたものであり、容量素子の単位面積当りの容量を大
きくすることを目的とする。
【０００７】
【課題を解決するための手段】本発明容量素子は、第１
層目の高融点金属膜の下側電極となる部分上に誘電体膜
を形成し、他部上に配線膜を形成し、上記誘電体膜上に
第２層目の高融点金属からなる上側電極を形成したこと
を特徴とする。
層目の高融点金属膜の下側電極となる部分上に誘電体膜
を形成し、他部上に配線膜を形成し、上記誘電体膜上に
第２層目の高融点金属からなる上側電極を形成したこと
を特徴とする。
【０００８】
【実施例】以下、本発明容量素子を図示実施例に従って
詳細に説明する。図１（Ａ）、（Ｂ）は本発明容量素子
の一つの実施例を示すもので、（Ａ）は断面図、（Ｂ）
は下側電極を示す平面図である。図面において、１は半
導体基板、２はフィールド絶縁膜、３は第１層目の高融
点金属膜で、例えば、チタンＴｉ、チタンナイトライド
ＴｉＮ、タングステンＷ、モリブデンＭｏ、タングステ
ンシリサイドＷＳｉあるいはモリブデンシリサイドＭｏ
Ｓｉからなる。３ａは該高融点金属膜３のうちの下側電
極部分、３ｂは高融点金属膜３のうちの配線膜部分であ
る。
詳細に説明する。図１（Ａ）、（Ｂ）は本発明容量素子
の一つの実施例を示すもので、（Ａ）は断面図、（Ｂ）
は下側電極を示す平面図である。図面において、１は半
導体基板、２はフィールド絶縁膜、３は第１層目の高融
点金属膜で、例えば、チタンＴｉ、チタンナイトライド
ＴｉＮ、タングステンＷ、モリブデンＭｏ、タングステ
ンシリサイドＷＳｉあるいはモリブデンシリサイドＭｏ
Ｓｉからなる。３ａは該高融点金属膜３のうちの下側電
極部分、３ｂは高融点金属膜３のうちの配線膜部分であ
る。
【０００９】４は第１層目の高融点金属膜３の配線膜部
分上に形成されたアルミニウムからなる配線膜で、高融
点金属膜３の配線膜部分３ｂ上に形成されている。５は
下側電極３ａ上を完全に覆うように形成された誘電体膜
で、例えばプラズマナイトライドＰ−ＳｉＮ、プラズマ
一酸化シリコンＰ−ＳｉＯ、二酸化シリコンＳｉＯ２
、ＰＳＧ等からなる。該誘電体膜５は例えば１０００オ
ングストオーム程度に薄くされている。６は誘電体膜５
上に形成された第２層目の高融点金属からなる上側電極
で、上記下側電極３ａに上記誘電体膜５を介して対向し
ており、該対向電極３ａ、６及びその間の誘電体膜５に
より本容量素子の主部（要部）である容量部が形成され
ている。
分上に形成されたアルミニウムからなる配線膜で、高融
点金属膜３の配線膜部分３ｂ上に形成されている。５は
下側電極３ａ上を完全に覆うように形成された誘電体膜
で、例えばプラズマナイトライドＰ−ＳｉＮ、プラズマ
一酸化シリコンＰ−ＳｉＯ、二酸化シリコンＳｉＯ２
、ＰＳＧ等からなる。該誘電体膜５は例えば１０００オ
ングストオーム程度に薄くされている。６は誘電体膜５
上に形成された第２層目の高融点金属からなる上側電極
で、上記下側電極３ａに上記誘電体膜５を介して対向し
ており、該対向電極３ａ、６及びその間の誘電体膜５に
より本容量素子の主部（要部）である容量部が形成され
ている。
【００１０】７は上側電極６の上面に形成されたアルミ
ニウム膜（あるいはシリコン含有アルミニウム膜）で、
次に述べる層間絶縁膜８に対する選択的エッチングによ
り上側電極を成す高融点金属６が侵蝕されるのを防止す
る役割を果す。即ち、エッチングストッパとなるのであ
る。９、１０は層間絶縁膜８に形成されたコンタクトホ
ール、１１、１２は上側電極、下側電極取り出し用のア
ルミニウム膜である。
ニウム膜（あるいはシリコン含有アルミニウム膜）で、
次に述べる層間絶縁膜８に対する選択的エッチングによ
り上側電極を成す高融点金属６が侵蝕されるのを防止す
る役割を果す。即ち、エッチングストッパとなるのであ
る。９、１０は層間絶縁膜８に形成されたコンタクトホ
ール、１１、１２は上側電極、下側電極取り出し用のア
ルミニウム膜である。
【００１１】本容量素子によれば、誘電体膜５を挟んで
対向して要部を成す対向電極３ａ、６が高融点金属から
なるので、対向電極形成後の熱処理によってヒロックや
ボイドが発生する虞れがない。従って誘電体膜５を従来
のよりも相当に薄くしても対向電極３ａ・６間に短絡事
故が生じる虞れがない。依って、容量素子の単位占有面
積当りの静電容量を大きくすることができ、延いては容
量素子の小型化を図ることができる。具体的には、容量
素子の主部である容量部の占有面積を比較すると従来の
ＭＩＭ型容量素子の４分の１程度にできる。
対向して要部を成す対向電極３ａ、６が高融点金属から
なるので、対向電極形成後の熱処理によってヒロックや
ボイドが発生する虞れがない。従って誘電体膜５を従来
のよりも相当に薄くしても対向電極３ａ・６間に短絡事
故が生じる虞れがない。依って、容量素子の単位占有面
積当りの静電容量を大きくすることができ、延いては容
量素子の小型化を図ることができる。具体的には、容量
素子の主部である容量部の占有面積を比較すると従来の
ＭＩＭ型容量素子の４分の１程度にできる。
【００１２】図２乃至図８は図１に示した容量素子の製
造方法の一例を工程順に示す断面図である。 （１）シリコン半導体基板１上のフィールド絶縁膜２の
表面に第１層目の高融点金属膜３を形成し、該高融点金
属膜３上に第１層目のアルミニウム配線膜４を形成する
。該配線膜４及び高融点金属膜３はスパッタリングによ
り形成する。図２は該配線膜４及び高融点金属膜３形成
後の状態を示す。
造方法の一例を工程順に示す断面図である。 （１）シリコン半導体基板１上のフィールド絶縁膜２の
表面に第１層目の高融点金属膜３を形成し、該高融点金
属膜３上に第１層目のアルミニウム配線膜４を形成する
。該配線膜４及び高融点金属膜３はスパッタリングによ
り形成する。図２は該配線膜４及び高融点金属膜３形成
後の状態を示す。
【００１３】（２）次に、図３に示すように該配線膜４
及び高融点金属膜３に対してウェットエッチングにより
パターニングする。これは容量部の下側電極と該下側電
極と接続される配線部分のみが残存するようにパターニ
ングする。 （３）次に、図４に示すように高融点金属膜３上の第１
層目のアルミニウム膜４を、下側電極を形成すべき部分
上に位置する部分を除きエッチングする。３ａは第１層
目高融点金属膜３のこのエッチングにより露出するに至
った下側電極を示し、３ｂは第１層目のアルミニウム膜
４下の部分を示す。
及び高融点金属膜３に対してウェットエッチングにより
パターニングする。これは容量部の下側電極と該下側電
極と接続される配線部分のみが残存するようにパターニ
ングする。 （３）次に、図４に示すように高融点金属膜３上の第１
層目のアルミニウム膜４を、下側電極を形成すべき部分
上に位置する部分を除きエッチングする。３ａは第１層
目高融点金属膜３のこのエッチングにより露出するに至
った下側電極を示し、３ｂは第１層目のアルミニウム膜
４下の部分を示す。
【００１４】（４）次に、例えばＣＶＤにより図５に示
すように誘電体膜５を形成する。 （５）次に、図６に示すように第２層目の高融点金属膜
６及び第２層目のアルミニウム膜７を形成する。 （６）次に、図７に示すように第２層目の高融点金属膜
６及び第２層目のアルミニウム膜７をパターニングする
。これにより第２層目の高融点金属により上側電極６が
形成される。 （７）次に、図８に示すように層間絶縁膜８を形成する
。
すように誘電体膜５を形成する。 （５）次に、図６に示すように第２層目の高融点金属膜
６及び第２層目のアルミニウム膜７を形成する。 （６）次に、図７に示すように第２層目の高融点金属膜
６及び第２層目のアルミニウム膜７をパターニングする
。これにより第２層目の高融点金属により上側電極６が
形成される。 （７）次に、図８に示すように層間絶縁膜８を形成する
。
【００１５】その後、該層間絶縁膜８を選択的にエッチ
ングすることによりコンタクトホール９、１０を形成し
、その後、アルミニウム膜をスパッタリングにより形成
し、しかる後、アルミニウム膜のパターニングにより配
線膜１１、１２を形成する。尚、層間絶縁膜８の選択的
エッチングの際に、アルミニウム膜７は薄い高融点金属
からなる上側電極６のエッチングを防止する保護膜（謂
わばエッチングストッパ）としての役割を果すこと前述
のとおりである。
ングすることによりコンタクトホール９、１０を形成し
、その後、アルミニウム膜をスパッタリングにより形成
し、しかる後、アルミニウム膜のパターニングにより配
線膜１１、１２を形成する。尚、層間絶縁膜８の選択的
エッチングの際に、アルミニウム膜７は薄い高融点金属
からなる上側電極６のエッチングを防止する保護膜（謂
わばエッチングストッパ）としての役割を果すこと前述
のとおりである。
【００１６】
【発明の効果】本発明容量素子は、第１層目の高融点金
属膜の下側電極となる一部上に誘電体膜が形成され、上
記高融点金属膜の他部上に配線膜が形成され、上記誘電
体膜上に第２層目の高融点金属からなる上側電極が形成
されたことを特徴とするものである。従って、本発明容
量素子によれば、対向電極が従来のようなアルミニウム
膜ではなく高融点金属により形成されているので、対向
電極形成後の熱処理により該対向電極にヒロックあるい
はボイドが発生する虞れがない。従って、誘電体膜が薄
くても対向電極間の短絡事故が起きなくなる。従って、
誘電体膜を薄くすることができ、延いては容量素子の単
位占有面積当りの静電容量を大きくすることができ、容
量素子の小型化を図ることが可能となる。
属膜の下側電極となる一部上に誘電体膜が形成され、上
記高融点金属膜の他部上に配線膜が形成され、上記誘電
体膜上に第２層目の高融点金属からなる上側電極が形成
されたことを特徴とするものである。従って、本発明容
量素子によれば、対向電極が従来のようなアルミニウム
膜ではなく高融点金属により形成されているので、対向
電極形成後の熱処理により該対向電極にヒロックあるい
はボイドが発生する虞れがない。従って、誘電体膜が薄
くても対向電極間の短絡事故が起きなくなる。従って、
誘電体膜を薄くすることができ、延いては容量素子の単
位占有面積当りの静電容量を大きくすることができ、容
量素子の小型化を図ることが可能となる。
【図１】（Ａ）、（Ｂ）は本発明容量素子の一つの実施
例を示すもので、（Ａ）は断面図、（Ｂ）は下側電極及
びそれに接続された配線膜を示す平面図である。
例を示すもので、（Ａ）は断面図、（Ｂ）は下側電極及
びそれに接続された配線膜を示す平面図である。
【図２】図１に示す容量素子の製造方法の一例の第１の
工程を示す断面図である。
工程を示す断面図である。
【図３】同じく第２の工程を示す断面図である。
【図４】同じく第３の工程を示す断面図である。
【図５】同じく第４の工程を示す断面図である。
【図６】同じく第５の工程を示す断面図である。
【図７】同じく第６の工程を示す断面図である。
【図８】同じく第７の工程を示す断面図である。
【図９】（Ａ）、（Ｂ）は一つの従来例を示すもので、
（Ａ）は断面図、（Ｂ）は等価回路図である。
（Ａ）は断面図、（Ｂ）は等価回路図である。
【図１０】他の従来例を示す断面図である。
３ 第１層目の高融点金属膜
３ａ 下側電極
３ｂ 配線膜
４ 配線膜
５ 誘電体膜
Claims (1)
- 【請求項１】 第１層目の高融点金属膜の下側電極と
なる一部上に誘電体膜が形成され、上記高融点金属膜の
他部上に配線膜が形成され、上記誘電体膜上に第２層目
の高融点金属からなる上側電極が形成されたことを特徴
とする容量素子
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12240891A JPH04326568A (ja) | 1991-04-25 | 1991-04-25 | 容量素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12240891A JPH04326568A (ja) | 1991-04-25 | 1991-04-25 | 容量素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326568A true JPH04326568A (ja) | 1992-11-16 |
Family
ID=14835066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12240891A Pending JPH04326568A (ja) | 1991-04-25 | 1991-04-25 | 容量素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326568A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267093B1 (ko) * | 1997-04-29 | 2000-10-02 | 윤종용 | 박막커패시터및그제조방법 |
| US6340832B2 (en) | 2000-03-28 | 2002-01-22 | Nec Corporation | MIM capacitor having reduced capacitance error and phase rotation |
| KR100429122B1 (ko) * | 1999-12-14 | 2004-05-06 | 가부시끼가이샤 도시바 | Ｍｉｍ 캐패시터 |
-
1991
- 1991-04-25 JP JP12240891A patent/JPH04326568A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100267093B1 (ko) * | 1997-04-29 | 2000-10-02 | 윤종용 | 박막커패시터및그제조방법 |
| KR100429122B1 (ko) * | 1999-12-14 | 2004-05-06 | 가부시끼가이샤 도시바 | Ｍｉｍ 캐패시터 |
| US7045415B2 (en) | 1999-12-14 | 2006-05-16 | Kabushiki Kaisha Toshiba | MIM capacitor having flat diffusion prevention films |
| US6340832B2 (en) | 2000-03-28 | 2002-01-22 | Nec Corporation | MIM capacitor having reduced capacitance error and phase rotation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100306202B1 (ko) | 반도체장치 및 그의 제조방법 | |
| JPH05274993A (ja) | 電気的にプログラム可能なアンチヒューズ素子 | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| US20070202656A1 (en) | Method of fabricating a semiconductor device | |
| KR100564626B1 (ko) | 대용량 mim 캐패시터 및 그 제조방법 | |
| KR100735521B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JPH03203261A (ja) | 半導体装置 | |
| US5929505A (en) | Inter-metal-wiring antifuse device provided by self-alignment | |
| JP2001085630A (ja) | 半導体装置および半導体装置の製造方法 | |
| KR100280565B1 (ko) | 금속 대 금속 캐패시터의 집적화 공정 | |
| JPH04326568A (ja) | 容量素子 | |
| JPH10144865A (ja) | 薄膜キャパシタ及びその製造方法 | |
| JP2809131B2 (ja) | 半導体装置の製造方法 | |
| JP2001298154A (ja) | 半導体装置およびその製造方法 | |
| JP2003179163A (ja) | 半導体装置およびその製造方法 | |
| JP2809172B2 (ja) | 半導体装置 | |
| JPH07107926B2 (ja) | 半導体容量素子の製造方法 | |
| JPS62190850A (ja) | 半導体装置 | |
| JPH08306878A (ja) | 半導体装置の製造方法 | |
| JP2005209788A (ja) | 半導体装置 | |
| KR100358164B1 (ko) | 강유전체 메모리 소자의 제조 방법 | |
| JP2000216244A (ja) | 半導体装置及びその製造方法 | |
| JPH04180227A (ja) | 半導体装置 | |
| JP2000223570A (ja) | 半導体装置及びその製造方法 | |
| JPH1174270A (ja) | 半導体装置とその製造方法 |