JPH04326760A - 多段増幅回路およびその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、衛星放送受信用コンバ
ータのマイクロ波低雑音アンプや測定器の広帯域アンプ
などとして用いられる多段増幅回路およびその製造方法
に関するものである。

【０００２】

【従来の技術】近年情報ネットワークシステムの急速な
展開が図られる中で、衛星通信・放送システムの需要も
急増し、周波数帯もますます高周波化されつつある。こ
のような高周波用の電界効果トランジスタとしては、Ｓ
ｉバイポーラトランジスタの特性限界を打破するものと
して化合物半導体、特にＧａＡｓを用いたショットキー
バリア形電界効果トランジスタ（ＭＥＳＦＥＴ）が実用
化されており、さらに最近ではシステムの小形化、低価
格化、高性能化のために高周波信号を低周波信号に変換
するダウンコンバータ初段増幅部の集積化（ＭＭＩＣ：
Ｍｉｃｒｏｗａｖｅ　Ｍｏｎｏｌｉｔｈｉｃ　Ｉｎｔｅ
ｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　化）が進められている
。

【０００３】このようなマイクロ波帯で使用されるＭＭ
ＩＣ低雑音アンプでは、従来すべての段のアンプを構成
するＦＥＴの構造を同じにし、前段と後段とでその構造
を変えるといったことはなかった。具体的には、低雑音
を実現するために、ゲート構造をソースおよびドレイン
に対して自己整合的（セルフアライン）に構成したＦＥ
Ｔが用いられていた。

【０００４】これは、ＦＥＴの雑音指数を低減するには
その伝達コンダクタンスｇｍを向上させ、ゲート・ソー
ス間容量Ｃｇｓを小さくすることがきわめて重要であり
、そのためにはゲート長を０．２５μｍあるいは０．１
μｍというように可能な限り微細に加工し、さらに、ソ
ース抵抗Ｒｇを低下させるために（このソース抵抗Ｒｇ
を低下させることはｇｍを向上させるために、また等価
雑音抵抗Ｒｎを小さくするためにも重要である）ｎ＋　
コンタクト領域を極力ゲートに近づけることが必要だか
らである。すなわち、セルフアラインによりゲートを形
成すると、ｎ＋　コンタクト領域とゲートとの間隔を露
光装置のアライメント精度に依存せずに再現性良く近接
させて形成することができるためである。

【０００５】

【発明が解決しようとする課題】上述したようにマイク
ロ波帯で使用される従来のＭＭＩＣ低雑音アンプでは、
すべての段のアンプをセルフアライン構造のゲートを有
するＦＥＴを用いて構成していた。

【０００６】しかし、このようにセルフアラインにより
ゲートを形成すると、ドレイン側のｎ＋　コンタクト領
域もソース側と同様にゲートに近接することになり、ド
レイン・ゲート間耐圧が低下してしまう。

【０００７】ＭＭＩＣアンプは、他段接続により１チッ
プで大きな利得を得ることができるが、このようなアン
プではたとえ入力信号電力が微弱であっても、後段へ行
くほど信号振幅が大きくなってＦＥＴのドレイン・ゲー
ト間耐圧を越える電圧がＦＥＴのドレイン・ゲート間に
掛かるようになる。この種のアンプでは、１ｄＢコンプ
レッション出力電力やＩＭ３　インターセプトポイント
といった、アンプのリニアリティを表すパラメータは重
要な指標の一つであり、その値は大きいほど性能がよい
のであるが、上述したようにＦＥＴのドレイン・ゲート
間に、ＦＥＴのドレイン・ゲート間耐圧を越える電圧が
掛かるようになると、アンプのリニアリティが低下し、
１ｄＢコンプレッション出力電力やＩＭ３　インターセ
プトポイントの値は小さくなってしまう。

【０００８】一方、低雑音アンプを実現するためには、
セルフアライン構造は不可避の技術であり、雑音指数が
小さく、しかも１ｄＢコンプレッション出力電力やＩＭ
３　インターセプトポイントが大きくて利得の高いＭＭ
ＩＣアンプは、従来の技術では実現することができなか
った。

【０００９】このようなＭＭＩＣアンプを実現する手段
として、１段目のみ、あるいは１段目と２段目のみ、あ
るいは１段目から適当なところまで（すなわち、ＦＥＴ
のドレイン・ゲート間耐圧を越える電圧がＦＥＴのドレ
イン・ゲート間に掛かるようになる前の段まで）のＦＥ
Ｔを低雑音に適した構造とし、残りの後段をドレイン・
ゲート間耐圧が高くなるような構造とする方法が考えら
れる。これは、他段接続アンプのトータルの雑音指数は
よく知られているように次式で表され、初段の雑音指数
の値が支配的だからである。

【００１０】 ＮＦＴ　：トータルの雑音指数 ＮＦ１　：１段目の雑音指数 ＮＦ２　：２段目の雑音指数 ： ： ＮＦｎ　：ｎ段目の雑音指数 Ｇ１　：１段目の利得 Ｇ２　：２段目の利得 ： ： Ｇｎ−１　：ｎ−１段目の利得 この場合、後段に適用できるようにドレイン・ゲート間
耐圧を高くする方法としては、例えば、リセス構造や、
ｎ＋　領域のイオン注入をゲートの真上ではなく、注入
方向をソース方向からドレイン方向へ斜めに傾けて注入
する「斜め注入法」の利用が考えられる。しかしながら
、リセス方式はゲート領域をエッチングにより削り込ん
でいくため、エッチングの再現性や制御性の問題から高
い再現性や均一性を得るのが困難でＭＭＩＣに適用する
ＦＥＴの構造としては適当ではない。　　一方、斜め注
入法はセルフアラインによりｎ＋　領域を形成でき、か
つソース側とドレイン側とでｎ＋　領域とゲートとの間
隔を非対称に形成することが可能であり、「低雑音」と
「高耐圧」を両立できる可能性がある。ところが、この
方法は、斜めに注入を行うためにゲート下のチャネル部
分までイオンが入り込む。その結果、キャリアの数が増
え、ドレインコンダクタンスｇｍが大きくなる反面、ゲ
ート容量Ｃｇｓが増加するため、低雑音化するのが難し
くなる。低雑音という点では真上から注入したＦＥＴの
ほうが優れている。

【００１１】したがって、１段目のみ、あるいは１段目
と２段目のみ、あるいは１段目から適当なところまで（
すなわち、ＦＥＴのドレイン・ゲート間耐圧を越える電
圧がＦＥＴのドレイン・ゲート間に掛かるようになる前
の段まで）のＦＥＴを真上からイオン注入する方法で選
択的に形成することによって、低雑音に適した構造とし
、残りの後段を斜め注入法で選択的に形成することによ
ってドレイン・ゲート間耐圧が高くなるような構造とす
れば、「低雑音」と「高出力」を両立し得る。しかしな
がら、前段を真上からイオン注入する方法で選択的に形
成し、後段を斜め注入法で選択的に形成するためには、
マスクの数を増やしプロセスを複雑にしなければならず
現実的ではない。

【００１２】本発明の課題は、このような問題点を解消
することにある。

【００１３】

【課題を解決するための手段】本発明の多段増幅回路は
、初段のアンプまたは初段を含み最終段を除く複数段の
アンプを、第１の断面構造を有するＧａＡｓエピ層に第
１の構造を有するＦＥＴを用いて構成するとともに、残
りのアンプを、第２の断面構造を有するＧａＡｓエピ層
に第２の構造を有するＦＥＴを用いて構成したものであ
る。

【００１４】ここで、第１のＧａＡｓエピ層の断面構造
は、薄層化させた高キャリア濃度のチャネル層と、この
チャネル層上に低キャリア濃度のキャップ層を有するパ
ルスドープ構造とするとともに、第２のＧａＡｓエピ層
の断面構造は、薄層化させた高キャリア濃度のチャネル
層と、このチャネル層上に低キャリア濃度のキャップ層
を有し、かつこのキャップ層中に不純物のドーピング層
を備え、このドーピング層のキャリア密度および厚さを
、当該ドーピング層自体は界面準位による表面空乏層に
より完全に空乏化するがその表面空乏層はチャネル層ま
では拡がらないという条件を満足するように設定した構
造とする。

【００１５】また第１の構造のＦＥＴとして、ソースお
よびドレインに対して自己整合的に形成したいわゆるセ
ルフアライン構造のゲートを有するＦＥＴを用いるとと
もに、第２の構造のＦＥＴとして、ソースおよびドレイ
ン高不純物濃度領域に挟まれた半導体層上に、ソース側
の端部は絶縁膜を介して上記ソース高不純物濃度領域に
重なる一方、ドレイン側の端部は上記ドレイン高不純物
濃度領域上まで至らないようにゲート電極を形成した、
いわばソース側のみセルフアライン構造のゲートを有す
るＦＥＴを用いる。

【００１６】さらにこのような構造の多段増幅回路を得
るために本発明の製造方法は、第１の断面構造を有する
ＧａＡｓエピ層上に第２の断面構造を有するＧａＡｓエ
ピ層を重ねて形成した後、第２の断面構造を有するＧａ
Ａｓエピ層をエッチングにより選択的に除去する工程を
含むものである。

【００１７】

【作用】上述したように、セルフアライン構造のゲート
を有するＦＥＴはすぐれた雑音性能を有するが、これを
例えば電子情報通信学会で発表されたＥＤ８９−１５２
（以下文献１という）に記載されるような「パルスドー
プ構造の」ＧａＡｓエピ層、つまり、薄層化（例えば１
００オングストローム程度）させた高キャリア濃度（例
えば４×１０１８ｃｍ−３）のチャネル層と、このチャ
ネル層上に低キャリア濃度（例えば１×１０１５ｃｍ−
３）のキャップ層を有するＧａＡｓエピ層に形成するこ
とにより、位相雑音を小さくすることができ、低雑音ア
ンプを構成するものとしてさらに望ましいものになる。

【００１８】これに対し、『ソース側のみセルフアライ
ン構造の』ゲートを有するＦＥＴは、ゲート電極がソー
ス側に偏って存在し、ゲート電極とドレインとの間に一
定の距離が保たれるためにドレイン・ゲート間耐圧が大
きくとれる。ただ、ドレイン側の高不純物濃度領域（ｎ
＋　コンタクト領域）が遠いため、チャネルからドレイ
ン側へ空乏層が拡がり、実効ゲート長が長くなってｇｍ
が低下する傾向がある。そこで、このＦＥＴを第２の断
面構造を有するＧａＡｓエピ層に形成すると、不純物の
ドーピング層の存在により長ゲート効果が抑制され、ｇ
ｍを低下させることなくドレイン耐圧を高くすることが
可能となる。もっとも、高出力を得るためにはＦＥＴの
しきい値電圧Ｖｔｈを負に深くする必要があり、チャネ
ルである高濃度パルスドープ層の厚さをある程度大きく
しなければならない。しかしながら、低雑音という観点
からはチャネル層の厚さは薄い方が性能が良く、この構
造は初段に用いるＦＥＴとしてはやはり適当とはいえな
い。

【００１９】そこで初段のみ、あるいは初段から適当な
ところまでを第１の断面構造を有するＧａＡｓエピ層に
通常のセルフアライン構造のゲートを有するＦＥＴを用
いて形成し、残りの後段側を第２の断面構造を有するＧ
ａＡｓエピ層に『ソース側のみセルフアライン構造の』
ゲートを有するＦＥＴを用いて形成することにより、『
低雑音』と『高耐圧』とを両立できる。

【００２０】しかもこれら両ＦＥＴは、ただ前者に対し
後者のゲート電極パターンが一定距離だけソース側にオ
フセットしているだけで、基本的構造は同じである。し
たがって、はじめに第１の断面構造を有するＧａＡｓエ
ピ層上に第２の断面構造を有するＧａＡｓエピ層を重ね
て形成した後、第２の断面構造を有するＧａＡｓエピ層
をエッチングにより選択的に除去しておけば、あとはま
ったく同一のプロセスにより同時形成でき、斜め注入法
による場合のようにマスクの数を増やしたりプロセスを
複雑にすることはない。

【００２１】２種類のエピ構造を、はじめから選択的に
成長させることももちろん可能であるが、その場合、成
長技術においてもプロセス技術においても非常にむずか
しい問題があり、製造技術としては上述したように第１
の断面構造を有するＧａＡｓエピ層上に第２の断面構造
を有するＧａＡｓエピ層を重ねて形成した後、第２の断
面構造を有するＧａＡｓエピ層をエッチングにより選択
的に除去する方が容易である。

【００２２】また、エピ構造の上下関係を逆にし、第２
の断面構造を有するＧａＡｓエピ層上に第１の断面構造
を有するＧａＡｓエピ層を重ねて形成した後、第１の断
面構造を有するＧａＡｓエピ層をエッチングにより選択
的に除去するようにしてもよいが、アンプの性能上、初
段に用いるＦＥＴの性能が最も重要であり、この部分を
形成するエピ層が下にある方が、基板を流れるリーク電
流などの問題が小さくてより望ましい。

【００２３】

【実施例】図１および図２に本発明の一実施例を示す。 図１は各段のアンプを構成するＦＥＴ部分についてその
断面構造を示したもので、図２は等価回路図である。

【００２４】図２から明らかなように、本実施例は４つ
のアンプ１００ａ〜１００ｄを備えた４段接続ＭＭＩＣ
増幅回路の例で、ＧａＡｓ基板１０上に、ＦＥＴ１ａ〜
１ｄをはじめとする各素子を形成したものである。

【００２５】ＧａＡｓ基板１０は、図１に示すように、
半絶縁性のＧａＡｓ基板１１上にアンドープＧａＡｓ層
（バッファ層）１２、ＳｉドープＧａＡｓ層（チャネル
層）１３、アンドープＧａＡｓ層（キャップ層）１４を
連続成長させ、その上にＡｌＧａＡｓの薄層１５を介し
てさらに、アンドープＧａＡｓ層（バッファ層）１６、
ＳｉドープＧａＡｓ層（チャネル層）１７、アンドープ
ＧａＡｓ層（キャップ層）１８、ＳｉドープＧａＡｓ層
１９およびアンドープＧａＡｓ層（キャップ層）２０を
形成した二重のエピ構造を有している。

【００２６】ここで、アンドープＧａＡｓ層１２はｐ濃
度２×１０１５ｃｍ−３で１００００オングストローム
、ＳｉドープＧａＡｓ層１３は４×１０１８ｃｍ−３の
ドーピング濃度で１００オングストローム、アンドープ
ＧａＡｓ層１４はｎ濃度１×１０１５ｃｍ−３以下で３
００オングストロームとした。また、アンドープＧａＡ
ｓ層（バッファ層）１６はｐ濃度２．５×１０１５ｃｍ
−３で１００００オングストローム、ＳｉドープＧａＡ
ｓ層（チャネル層）１７は４×１０１８ｃｍ−３のドー
ピング濃度で２００オングストローム、アンドープＧａ
Ａｓ層１８はｎ濃度１×１０１５ｃｍ−３以下で１５０
オングストローム、ＳｉドープＧａＡｓ層１９は４×１
０１８ｃｍ−３のドーピング濃度で５０オングストロー
ム、およびアンドープＧａＡｓ層２０はｎ濃度１×１０
１５ｃｍ−３以下で２００オングストロームとした。

【００２７】このような二重のエピ構造を形成した後、
アンドープＧａＡｓ層１６からアンドープＧａＡｓ層２
０までの上層部をエッチングにより選択的に除去する。 この場合、エッチング量は高々１μｍプラス数百オング
ストロームであり、このエッチング量を時間のみによっ
て正確に制御することは困難である。そこで、例えばＡ
ｌＧａＡｓ薄層１５をエッチストップ層として設け、選
択エッチング可能なエッチャントを用いたウエットエッ
チングを行うことにより、ＧａＡｓ層に対して十分な選
択比が確保できることから、上層部のみを制御性良く除
去することができる。このようにＡｌＧａＡｓ薄層１５
は、上層部をエッチングにより選択的に除去する際のエ
ッチストップ層として設けたもので、ＦＥＴの動作には
影響を与えないように十分に薄くしておく。

【００２８】このようなエッチングによりリセスした部
分に、４つのアンプのうち、初段および２段目のアンプ
１００ａ，１００ｂを形成するとともに、残りの部分に
３段目、４段目のアンプ１００ｃ，１００ｄを構成する
。

【００２９】ここで、初段および２段目のアンプ１００
ａ，１００ｂを構成するＦＥＴ１ａ，１ｂは通常のセル
フアライン構造のゲートを有するが、３段目、４段目の
アンプ１００ｃ，１００ｄを構成するＦＥＴ１ｃ，１ｄ
は、『ソース側のみセルフアライン構造の』ゲートを有
している。

【００３０】これらのＦＥＴ１ａ，１ｂ，１ｃ，１ｄは
、いずれも同じように、ＧａＡｓ基板１０上にソースお
よびドレイン高不純物濃度領域４（斜線を付した部分）
を配置し、このソースおよびドレイン高不純物濃度領域
４の一部を絶縁膜５で覆い、かつ露出した部分にソース
およびドレイン電極６，７を形成するとともに、ソース
およびドレイン高不純物濃度領域４に挟まれた半導体層
上にゲート電極８を形成した基本構造を有している。た
だ、ＦＥＴ１ａ，１ｂではゲート電極８が、ソースおよ
びドレイン側ともに端部が絶縁膜５を介してソースおよ
びドレイン高不純物濃度領域４の上に重なるように形成
してあるのに対し、ＦＥＴ１ｃ，１ｄのゲート電極８は
、ソース側では端部が絶縁膜５を介して高不純物濃度領
域４の上に重なるが、ドレイン側端部は高不純物濃度領
域４上まで至らないようにように形成してある点が異な
る。

【００３１】したがって、これらのＦＥＴは、はじめに
上述したようなエピ構造を形成しておけば、例えばゲー
ト領域の半導体層上にダミーゲートを形成し、これをマ
スクとして高不純物濃度領域４を形成した後、絶縁膜５
でダミーゲートの反転パターンを形成し、その一部を除
去して露出した高不純物濃度領域４上にソースおよびド
レイン電極６，７を形成するとともに、ゲート領域上に
ゲート電極８を形成するという、セルフアライン構造の
ゲートを有するＦＥＴを形成する場合の通常のプロセス
により一括して形成できる。ただゲート電極８のパター
ニングの際に用いるマスクの開口を、上述したようにそ
のゲート電極８が、ＦＥＴ１ａ，１ｂではソースおよび
ドレイン側ともに端部がソースおよびドレイン高不純物
濃度領域４の上にかかり、他方ＦＥＴ１ｃ，１ｄではソ
ース側は高不純物濃度領域４の上に重なるもののドレイ
ン側の端部は高不純物濃度領域４上まで至らないように
形成されるように、適当な配置にしておけばよい。

【００３２】以上４段接続のＭＭＩＣ増幅回路の２段目
までを、第１の断面構造を有するＧａＡｓエピ層に通常
のセルフアライン構造のゲートを有するＦＥＴにより、
３段目、４段目を、第２の断面構造を有するＧａＡｓエ
ピ層に『ソース側のみセルフアライン構造の』ゲートを
有するＦＥＴにより形成した例について説明したが、本
発明は４段接続の場合に限られないことはもちろんであ
る。またそれぞれの場合に何段目までを第１の断面構造
を有するＧａＡｓエピ層に通常のセルフアライン構造の
ゲートを有するＦＥＴで形成し、何段目以降を第２の断
面構造を有するＧａＡｓエピ層に『ソース側のみセルフ
アライン構造の』ゲートを有するＦＥＴで形成するかは
、アンプの利得や入力信号の大きさなど、種々の条件に
よりその最適な構成は異なってくる。

【００３３】

【発明の効果】以上説明したように本発明によれば、初
段のアンプまたは初段を含み最終段を除く複数段のアン
プに通常のセルフアライン構造のゲートを有するＦＥＴ
を用いるとともに、残りのアンプにはソース側のみセル
フアライン構造のゲートを有するＦＥＴを用い、かつそ
れぞれ特殊なエピ構造と組み合わせたことにより、雑音
指数が小さく、しかも１ｄＢコンプレッション出力電圧
やＩＭ３　インターセプトポイントが大きく、利得の高
いＭＭＩＣアンプが比較的シンプルなプロセスで実現で
きる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す多段増幅回路の要部断
面図

【図２】図１の多段増幅回路の等価回路図

【符号の説明】

１ａ〜１ｄ…ＦＥＴ ４…ソースおよびドレイン高不純物濃度領域５…絶縁膜 ６，７…ソースおよびドレイン電極 ８…ゲート電極 １１…半絶縁性のＧａＡｓ基板 １３，１７…ＳｉドープＧａＡｓ層（チャネル層）１４
，１８，２０…アンドープＧａＡｓ層（キャップ層） １５…ＡｌＧａＡｓ薄層（エッチングストップ層）１９
…ＳｉドープＧａＡｓ層 １００ａ〜１００ｄ…アンプ

Claims (3)

【特許請求の範囲】
1. 【請求項１】同一半導体基板にＦＥＴを用いて構成した
   複数のアンプを集積してなる多段接続ＭＭＩＣ増幅回路
   において、初段のアンプまたは初段を含み最終段を除く
   複数段のアンプを、第１の断面構造を有するＧａＡｓエ
   ピ層に第１の構造を有するＦＥＴを用いて構成するとと
   もに、残りのアンプを、第２の断面構造を有するＧａＡ
   ｓエピ層に第２の構造を有するＦＥＴを用いて構成し、
   第１のＧａＡｓエピ層の断面構造を、薄層化させた高キ
   ャリア濃度のチャネル層と、このチャネル層上に低キャ
   リア濃度のキャップ層を有するパルスドープ構造とする
   とともに、第２のＧａＡｓエピ層の断面構造を、薄層化
   させた高キャリア濃度のチャネル層と、このチャネル層
   上に低キャリア濃度のキャップ層を有し、かつこのキャ
   ップ層中に不純物のドーピング層を備え、このドーピン
   グ層のキャリア密度および厚さを、当該ドーピング層自
   体は界面準位による表面空乏層により完全に空乏化する
   がその表面空乏層はチャネル層までは拡がらないという
   条件を満足するように設定した構造とし、第１の構造の
   ＦＥＴとして、ソースおよびドレインに対して自己整合
   的なゲート構造を有するＦＥＴを用いるとともに、第２
   の構造のＦＥＴとして、ソースおよびドレイン高不純物
   濃度領域に挟まれた半導体層上に、ソース側の端部は絶
   縁膜を介して上記ソース高不純物濃度領域に重なる一方
   、ドレイン側の端部は上記ドレイン高不純物濃度領域上
   まで至らないようにゲート電極を形成したゲート構造を
   有するＦＥＴを用いたことを特徴とする多段増幅回路。
2. 【請求項２】第１の断面構造を有するＧａＡｓエピ層上
   に第２の断面構造を有するＧａＡｓエピ層を重ねて形成
   した後、第２の断面構造を有するＧａＡｓエピ層をエッ
   チングにより選択的に除去する工程を含み、この第２の
   断面構造を有するＧａＡｓエピ層が除去されて露出した
   第１の断面構造を有するＧａＡｓエピ層部分に、初段の
   アンプまたは初段を含み最終段を除く複数段のアンプを
   形成するとともに、残された第２の断面構造を有するＧ
   ａＡｓエピ層部分に残りのアンプを形成することを特徴
   とする請求項１記載の多段増幅回路の製造方法。
3. 【請求項３】第１の断面構造を有するＧａＡｓエピ層上
   にエッチストップ層を介して第２の断面構造を有するＧ
   ａＡｓエピ層を形成することを特徴とする請求項２記載
   の多段増幅回路の製造方法。