JPH0432810Y2 - - Google Patents
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- Publication number
- JPH0432810Y2 JPH0432810Y2 JP19017285U JP19017285U JPH0432810Y2 JP H0432810 Y2 JPH0432810 Y2 JP H0432810Y2 JP 19017285 U JP19017285 U JP 19017285U JP 19017285 U JP19017285 U JP 19017285U JP H0432810 Y2 JPH0432810 Y2 JP H0432810Y2
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- JP
- Japan
- Prior art keywords
- fet
- circuit board
- wiring
- printed circuit
- case
- Prior art date
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- Expired
Links
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Landscapes
- Control Of Motors That Do Not Use Commutators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
Description
【考案の詳細な説明】
［産業上の利用分野］
本考案はFETを有する発振回路と誘電体共振
器とを有する共振装置に係り、特にFETの回路
基板への取付け精度を高めることを企図した共振
装置に関する。
器とを有する共振装置に係り、特にFETの回路
基板への取付け精度を高めることを企図した共振
装置に関する。
［従来技術およびその問題点］
FETをマウントしたプリント回路基板および
誘電体共振器をケース内に密閉した共振装置で
は、ケース内に密閉された誘電体共振器や回路内
の素子（特に回路基板上に突出するFET）およ
び導体等の相対的位置関係が発振周波数等の特性
に大きく影響する。したがつて、プリント回路基
板上にFETを精度良く搭載することが必要とな
る。
誘電体共振器をケース内に密閉した共振装置で
は、ケース内に密閉された誘電体共振器や回路内
の素子（特に回路基板上に突出するFET）およ
び導体等の相対的位置関係が発振周波数等の特性
に大きく影響する。したがつて、プリント回路基
板上にFETを精度良く搭載することが必要とな
る。
しかしながら、従来の共振装置では、FETの
搭載精度が不十分であるために、特に量産する場
合に発振周波数等の特性に悪影響を及ぼすいう問
題点を有していた。
搭載精度が不十分であるために、特に量産する場
合に発振周波数等の特性に悪影響を及ぼすいう問
題点を有していた。
［問題点を解決するための手段］
本考案による共振装置は、
FETを有する発振回路が形成された回路基板
と誘電体共振器とがケース内に密閉された共振装
置において、 前記回路基板の配線であつて前記FETの電極
を接続しようとする位置の配線に切欠きを設け、
該切欠きに合わせて前記FETの電極が前記配線
に接続されていることを特徴とする。
と誘電体共振器とがケース内に密閉された共振装
置において、 前記回路基板の配線であつて前記FETの電極
を接続しようとする位置の配線に切欠きを設け、
該切欠きに合わせて前記FETの電極が前記配線
に接続されていることを特徴とする。
［作用］
このように、上記切欠きが目印となつてFET
が搭載されているために、FETの搭載精度が高
まり、それによつて、量産を行う場合でもFET
の搭載位置を一定にすることができ、発振周波数
等の特性への悪影響を軽減することができる。
が搭載されているために、FETの搭載精度が高
まり、それによつて、量産を行う場合でもFET
の搭載位置を一定にすることができ、発振周波数
等の特性への悪影響を軽減することができる。
［実施例］
以下、本考案の実施例を図面に基づいて詳細に
説明す。
説明す。
第１図Ａは本考案である共振装置の一実施例に
おける部分的な分解斜視図であり、第１図Ｂは本
実施例における回路基板の部分的平面図である。
おける部分的な分解斜視図であり、第１図Ｂは本
実施例における回路基板の部分的平面図である。
第１図Ａにおいて、金属から成るベース１１に
は、ガラス１２および１２′を介して各々絶縁さ
れたリード線１３および１３′が貫通している。
また、ベース１１上にはピン１４が設けられ、ピ
ン１４とリード線１３よび１３′とは同一直線上
に並ばないように配置されている。
は、ガラス１２および１２′を介して各々絶縁さ
れたリード線１３および１３′が貫通している。
また、ベース１１上にはピン１４が設けられ、ピ
ン１４とリード線１３よび１３′とは同一直線上
に並ばないように配置されている。
一方、プリント回路基板１５の表側には、後述
するように、FET、抵抗等の回路素子をマウン
トするための銅配線がパターニングされ、裏側に
は、ベース１１と接着させるための銅がリード線
１３および１３′等と接触しないようにパターニ
ングされている。
するように、FET、抵抗等の回路素子をマウン
トするための銅配線がパターニングされ、裏側に
は、ベース１１と接着させるための銅がリード線
１３および１３′等と接触しないようにパターニ
ングされている。
更に、プリント回路基板１５には、リード線１
３および１３′を貫通させるための穴１６および
１６′と、ピン１４を貫通させるための穴１７と
が形成されている。また、後述するように誘電体
共振器をベース１１に固定するための開口部１８
が基板のほぼ中央部に形成されている。
３および１３′を貫通させるための穴１６および
１６′と、ピン１４を貫通させるための穴１７と
が形成されている。また、後述するように誘電体
共振器をベース１１に固定するための開口部１８
が基板のほぼ中央部に形成されている。
このような構成のプリント回路基板１５を、リ
ード線１３および１３′とピン１４とが貫通する
ように、ベース１１上に搭載することで、プリン
ト回路基板１５の搭載位置決めを容易に、且つ精
度良く行うことができる。
ード線１３および１３′とピン１４とが貫通する
ように、ベース１１上に搭載することで、プリン
ト回路基板１５の搭載位置決めを容易に、且つ精
度良く行うことができる。
次に、FETを搭載する場合を第１図Ｂを用い
て説明する。
て説明する。
同図において、プリント回路基板１５の配線の
うち、FET１９の電極（ここではドレインおよ
びソース電極）と接続する部分に、パターニング
によつて位置決め用の切欠き部２０および２０′
が形成されている。更に、本実施例では、FET
１９のソース電極の位置を定めるためのマーク２
１が、パターニング時にプリント回路基板１５上
に形成されている。
うち、FET１９の電極（ここではドレインおよ
びソース電極）と接続する部分に、パターニング
によつて位置決め用の切欠き部２０および２０′
が形成されている。更に、本実施例では、FET
１９のソース電極の位置を定めるためのマーク２
１が、パターニング時にプリント回路基板１５上
に形成されている。
このようにマーキングされたプリント回路基板
１５において、切欠き部２０および２０′にFET
１９のドレインおよびゲート電極を納め、マーク
２１と同位置にソース電極を合わせて各々はんだ
で接続を行う。したがつて、量産を行う場合で
も、FET１９の搭載位置を一定にすることがで
き、周波数等の特性のバラツキをなくすことがで
きる。
１５において、切欠き部２０および２０′にFET
１９のドレインおよびゲート電極を納め、マーク
２１と同位置にソース電極を合わせて各々はんだ
で接続を行う。したがつて、量産を行う場合で
も、FET１９の搭載位置を一定にすることがで
き、周波数等の特性のバラツキをなくすことがで
きる。
なお、本実施例では、ソース電極の位置決めは
マーク２１によつて行つたが、勿論ソース電極が
接続されるプリント回路基板１５の配線に、位置
決め用の切欠き部をパターニングにより形成して
もよい。
マーク２１によつて行つたが、勿論ソース電極が
接続されるプリント回路基板１５の配線に、位置
決め用の切欠き部をパターニングにより形成して
もよい。
第２図は、本実施例の概略的構成図である。
同図に示すように、ベース１１上には、プリン
ト回路基板１５の開口部１８を通し、絶縁スペー
サ２２を介して誘電体共振器２３が固定される。
ト回路基板１５の開口部１８を通し、絶縁スペー
サ２２を介して誘電体共振器２３が固定される。
金属製のケース２４は、シーム溶接、冷間圧
接、又はろう付け等によつてベース１１に固着さ
れ、外気がケース内に侵入しないように密閉す
る。
接、又はろう付け等によつてベース１１に固着さ
れ、外気がケース内に侵入しないように密閉す
る。
また、ケース２４の天井部には周波数調整部が
形成され、そこに周波数調整用棒、例えば周波数
調整用ねじ２５がはめ込まれている。周波数調整
用ねじ２５をケース内へ進行させる程、発振周波
数は高くなる。なお、周波数調整用ねじ２５は金
属等の導体でもセラミツク等の絶縁体でもよく、
またねじ山のない棒でもよい。
形成され、そこに周波数調整用棒、例えば周波数
調整用ねじ２５がはめ込まれている。周波数調整
用ねじ２５をケース内へ進行させる程、発振周波
数は高くなる。なお、周波数調整用ねじ２５は金
属等の導体でもセラミツク等の絶縁体でもよく、
またねじ山のない棒でもよい。
［考案の効果］
以上詳細に説明したように、本考案による共振
装置は、配線の切欠きが目印となつてFETが搭
載されているために、FETの搭載精度が高まり、
それによつて、量産を行う場合でもFETの搭載
位置を一定にすることができ、発振周波数等の特
性のバラツキをなくすことができる。
装置は、配線の切欠きが目印となつてFETが搭
載されているために、FETの搭載精度が高まり、
それによつて、量産を行う場合でもFETの搭載
位置を一定にすることができ、発振周波数等の特
性のバラツキをなくすことができる。
第１図Ａは本考案である共振装置の一実施例に
おける部分的な分解斜視図であり、第１図Ｂは本
実施例における回路基板の部分的平面図、第２図
は本実施例の概略的構成図である。 １１……ベース、１２……ガラス、１３，１
３′……リード線、１４……ピン、１５……プリ
ント回路基板、１６，１６′，１７……穴、１８
……開口部、１９……FET、２０，２０′……切
欠き部、２１……マーク、２３……誘電体共振
器、２４……ケース、２５……周波数調整用ね
じ。
おける部分的な分解斜視図であり、第１図Ｂは本
実施例における回路基板の部分的平面図、第２図
は本実施例の概略的構成図である。 １１……ベース、１２……ガラス、１３，１
３′……リード線、１４……ピン、１５……プリ
ント回路基板、１６，１６′，１７……穴、１８
……開口部、１９……FET、２０，２０′……切
欠き部、２１……マーク、２３……誘電体共振
器、２４……ケース、２５……周波数調整用ね
じ。
Claims (1)
- 【実用新案登録請求の範囲】 FETを有する発振回路が形成された回路基板
と誘電体共振器とがケース内に密閉された共振装
置において、 前記回路基板の配線であつて前記FETの電極
を接続しようとする位置の配線に切欠きを設け、
該切欠きに合わせて前記FETの電極が前記配線
に接続されていることを特徴とする共振装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19017285U JPH0432810Y2 (ja) | 1985-12-10 | 1985-12-10 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19017285U JPH0432810Y2 (ja) | 1985-12-10 | 1985-12-10 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6298306U JPS6298306U (ja) | 1987-06-23 |
| JPH0432810Y2 true JPH0432810Y2 (ja) | 1992-08-06 |
Family
ID=31143146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19017285U Expired JPH0432810Y2 (ja) | 1985-12-10 | 1985-12-10 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0432810Y2 (ja) |
-
1985
- 1985-12-10 JP JP19017285U patent/JPH0432810Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6298306U (ja) | 1987-06-23 |
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