JPH04328872A - 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ - Google Patents
多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタInfo
- Publication number
- JPH04328872A JPH04328872A JP12496791A JP12496791A JPH04328872A JP H04328872 A JPH04328872 A JP H04328872A JP 12496791 A JP12496791 A JP 12496791A JP 12496791 A JP12496791 A JP 12496791A JP H04328872 A JPH04328872 A JP H04328872A
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- Japan
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- film
- insulating film
- thin film
- film transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【０００１】
【産業上の利用分野】本発明は多結晶薄膜トランジスタ
（ＴＦＴ）の製造方法等に関するものである。
（ＴＦＴ）の製造方法等に関するものである。
【０００２】
【従来の技術】図２は従来のコプラナ型ＴＦＴのプロセ
スフローを示した図である。非結晶半導体（２２）を多
結晶化する際に反射防止膜（２３）を使用してレーザー
ビーム４によりレーザーアニールを行う。その後反射防
止膜を除去し、改めてゲート絶縁膜（２６）を形成する
。この時プラズマＣＶＤ等を使用すると、チャネル側界
面にプラズマダメージが発生し、移動度の低下が問題と
なっている。
スフローを示した図である。非結晶半導体（２２）を多
結晶化する際に反射防止膜（２３）を使用してレーザー
ビーム４によりレーザーアニールを行う。その後反射防
止膜を除去し、改めてゲート絶縁膜（２６）を形成する
。この時プラズマＣＶＤ等を使用すると、チャネル側界
面にプラズマダメージが発生し、移動度の低下が問題と
なっている。
【０００３】また、反射防止膜を除去し、さらに半導体
のパターニングの工程を通ることで、半導体のチャネル
部分の清浄性を保つことが困難であるという欠点があっ
た。その後ゲート電極（２７）を成膜パターン化し、ゲ
ート絶縁膜のエッチングを行った後、絶縁膜（２８）を
成膜、パターン化し、ソース・ドレイン電極（２９）を
積層、パターン化する。なお、２１は絶縁膜、３０はコ
ンタクト領域、３１はガラス基板である。
のパターニングの工程を通ることで、半導体のチャネル
部分の清浄性を保つことが困難であるという欠点があっ
た。その後ゲート電極（２７）を成膜パターン化し、ゲ
ート絶縁膜のエッチングを行った後、絶縁膜（２８）を
成膜、パターン化し、ソース・ドレイン電極（２９）を
積層、パターン化する。なお、２１は絶縁膜、３０はコ
ンタクト領域、３１はガラス基板である。
【０００４】
【発明が解決しようとする課題】本発明は、前記の課題
を解決するもので、ゲート絶縁膜をプラズマＣＶＤで形
成する際に発生するプラズマダメージを抑制し、且つ半
導体、ゲート絶縁膜界面への不純物の混入を避け、これ
らの欠点を解消して、ＴＦＴの電気的特性を向上させる
ことにある。
を解決するもので、ゲート絶縁膜をプラズマＣＶＤで形
成する際に発生するプラズマダメージを抑制し、且つ半
導体、ゲート絶縁膜界面への不純物の混入を避け、これ
らの欠点を解消して、ＴＦＴの電気的特性を向上させる
ことにある。
【０００５】
【課題を解決するための手段】本発明は、前述の課題を
解決すべくなされたものであり、絶縁基板上の非単結晶
半導体をレーザー光にてビームアニールして多結晶化、
結晶性向上、活性化を行う工程を含むトランジスタの製
造方法において、非単結晶半導体上に第１の絶縁膜たる
反射防止膜を形成した後、レーザーアニールを行い、更
に反射防止膜上に第２の絶縁膜を形成しその上にゲート
電極を形成したことを特徴とする多結晶薄膜トランジス
タの製造方法を提供するものである。
解決すべくなされたものであり、絶縁基板上の非単結晶
半導体をレーザー光にてビームアニールして多結晶化、
結晶性向上、活性化を行う工程を含むトランジスタの製
造方法において、非単結晶半導体上に第１の絶縁膜たる
反射防止膜を形成した後、レーザーアニールを行い、更
に反射防止膜上に第２の絶縁膜を形成しその上にゲート
電極を形成したことを特徴とする多結晶薄膜トランジス
タの製造方法を提供するものである。
【０００６】本発明の薄膜トランジスタを作成するプロ
セスフローを図１に示す。絶縁基板たる透明基板（１１
）上に絶縁膜（１）と非単結晶半導体（２）と連続で第
１の絶縁膜たる反射防止膜（３）を形成する。この反射
防止膜（３）は酸化シリコン、窒化シリコン、もしくは
その化合物を用いることが好ましく、さらに薄膜トラン
ジスタの特性向上のために酸化シリコンを用いることが
好ましい。尚、非単結晶半導体とは非晶質半導体、微結
晶半導体、多結晶半導体を含む概念である。
セスフローを図１に示す。絶縁基板たる透明基板（１１
）上に絶縁膜（１）と非単結晶半導体（２）と連続で第
１の絶縁膜たる反射防止膜（３）を形成する。この反射
防止膜（３）は酸化シリコン、窒化シリコン、もしくは
その化合物を用いることが好ましく、さらに薄膜トラン
ジスタの特性向上のために酸化シリコンを用いることが
好ましい。尚、非単結晶半導体とは非晶質半導体、微結
晶半導体、多結晶半導体を含む概念である。
【０００７】次に、該反射防止膜（３）の上よりレーザ
ービーム（４）を照射し非単結晶半導体膜（２）を多結
晶化し、結晶性向上、活性化し、さらに反射防止膜（３
）と半導体膜（２）（非単結晶半導体（２）が多結晶化
等したもの）をパターニングする。または、反射防止膜
（３）と非単結晶半導体（２）をパターニングした後に
レーザービームにより、反射防止膜（３）の上よりレー
ザービームを照射し非単結晶半導体（２）を多結晶化等
する。
ービーム（４）を照射し非単結晶半導体膜（２）を多結
晶化し、結晶性向上、活性化し、さらに反射防止膜（３
）と半導体膜（２）（非単結晶半導体（２）が多結晶化
等したもの）をパターニングする。または、反射防止膜
（３）と非単結晶半導体（２）をパターニングした後に
レーザービームにより、反射防止膜（３）の上よりレー
ザービームを照射し非単結晶半導体（２）を多結晶化等
する。
【０００８】その後に第２の絶縁膜たるゲート絶縁膜（
６）を形成しゲート電極（７）を積層、パターニングを
行い、ゲート絶縁膜（６）のパターニング時に反射防止
膜（３）もエッチングする。さらにイオン注入法によっ
てコンタクト層（１０）を形成し、絶縁膜（８）を積層
、パターン化した後に、ソース、ドレイン電極（９）を
形成することで、薄膜トランジスタを作成する。
６）を形成しゲート電極（７）を積層、パターニングを
行い、ゲート絶縁膜（６）のパターニング時に反射防止
膜（３）もエッチングする。さらにイオン注入法によっ
てコンタクト層（１０）を形成し、絶縁膜（８）を積層
、パターン化した後に、ソース、ドレイン電極（９）を
形成することで、薄膜トランジスタを作成する。
【０００９】
【作用】本発明において反射防止膜として積層される絶
縁膜は半導体の積層と真空中で連続で形成されるので、
清浄な半導体、絶縁膜界面が容易に得られる。また、該
反射防止膜はプラズマＣＶＤによるゲート絶縁膜成膜の
際に発生するプラズマダメージを半導体に与える事なく
作成することができるので、トランジスタの特性に有利
になる。すなわち、レーザーアニール処理を行うことが
半導体、絶縁膜界面の初期成膜段階で発生したプラズマ
ダメージを緩和する働きがあるということ考えられる。
縁膜は半導体の積層と真空中で連続で形成されるので、
清浄な半導体、絶縁膜界面が容易に得られる。また、該
反射防止膜はプラズマＣＶＤによるゲート絶縁膜成膜の
際に発生するプラズマダメージを半導体に与える事なく
作成することができるので、トランジスタの特性に有利
になる。すなわち、レーザーアニール処理を行うことが
半導体、絶縁膜界面の初期成膜段階で発生したプラズマ
ダメージを緩和する働きがあるということ考えられる。
【００１０】
【実施例】以下、図１を参照しながら本発明の実施例を
示す。 ［実施例１］ガラス基板１１上にプラズマＣＶＤ法によ
りＳｉＯｘ２００ｎｍからなる絶縁膜（１）、アモルフ
ァスＳｉ１００ｎｍからなる非単結晶半導体（２）、Ｓ
ｉＯｘ８０ｎｍからなる反射防止膜（３）を積層した。
示す。 ［実施例１］ガラス基板１１上にプラズマＣＶＤ法によ
りＳｉＯｘ２００ｎｍからなる絶縁膜（１）、アモルフ
ァスＳｉ１００ｎｍからなる非単結晶半導体（２）、Ｓ
ｉＯｘ８０ｎｍからなる反射防止膜（３）を積層した。
【００１１】その後レーザー光（４）を照射し、該非単
結晶半導体（２）を多結晶化する（ａ）。その後フォト
リソグラフィーにより多結晶Ｓｉおよび、反射防止膜（
３）を一度に島状にパターン化し（ｂ）、その上にプラ
ズマＣＶＤ法により窒化Ｓｉをゲート絶縁膜（６）とし
て堆積し、Ｃｒ１５０ｎｍを電子線加熱蒸着法により蒸
着、フォトリソグラフィーにてゲート電極（７）を作成
し（ｃ）、該ゲート電極に対して自己整合型にソース・
ドレイン領域のＳｉ膜が表面に露出するようにドライエ
ッチングを行い、該領域にイオン注入でＰイオンを１０
ｋｅＶ、ドーズ量２×１０１５の条件にてドーピング（
１０）をした（ｄ）。
結晶半導体（２）を多結晶化する（ａ）。その後フォト
リソグラフィーにより多結晶Ｓｉおよび、反射防止膜（
３）を一度に島状にパターン化し（ｂ）、その上にプラ
ズマＣＶＤ法により窒化Ｓｉをゲート絶縁膜（６）とし
て堆積し、Ｃｒ１５０ｎｍを電子線加熱蒸着法により蒸
着、フォトリソグラフィーにてゲート電極（７）を作成
し（ｃ）、該ゲート電極に対して自己整合型にソース・
ドレイン領域のＳｉ膜が表面に露出するようにドライエ
ッチングを行い、該領域にイオン注入でＰイオンを１０
ｋｅＶ、ドーズ量２×１０１５の条件にてドーピング（
１０）をした（ｄ）。
【００１２】その後、プラズマＣＶＤ法によりＳｉＯＮ
（８）を２００ｎｍ堆積後フォトリソグラフィーにてソ
ース・ドレイン領域にコンタクトホールを作成し、その
上にソース・ドレイン電極（９）を電子線加熱蒸着法に
より、Ｃｒ，Ａｌを蒸着することにより形成した（ｅ）
。このようにして作成したＴＦＴの電気的特性を図３に
示す。
（８）を２００ｎｍ堆積後フォトリソグラフィーにてソ
ース・ドレイン領域にコンタクトホールを作成し、その
上にソース・ドレイン電極（９）を電子線加熱蒸着法に
より、Ｃｒ，Ａｌを蒸着することにより形成した（ｅ）
。このようにして作成したＴＦＴの電気的特性を図３に
示す。
【００１３】［実施例２］図１（ａ）においてレーザー
ビーム（４）を照射する事なく、非単結晶半導体（２）
を非結晶質のままパターン化し図１（ｂ）、その後レー
ザービームを照射し該半導体膜（２）を多結晶化する。 その後実施例１に則り薄膜トランジスタを形成した。結
果は、実施例１と同じであった。
ビーム（４）を照射する事なく、非単結晶半導体（２）
を非結晶質のままパターン化し図１（ｂ）、その後レー
ザービームを照射し該半導体膜（２）を多結晶化する。 その後実施例１に則り薄膜トランジスタを形成した。結
果は、実施例１と同じであった。
【００１４】
【発明の効果】本発明は、トランジスタの移動度を向上
させる効果を奏する。特に反射防止膜として酸化シリコ
ンを使用した場合、トランジスタのしきい値をも向上さ
せることが認められた。また、薄膜トランジスタの作成
過程において、反射防止膜のエッチング工程が削減され
るため作成時間の短縮、及びコストの削減が望める。本
発明によるｐチャネル薄膜トランジスタの特性の変化を
図３に示す。ゲート電圧、ドレイン電流特性において、
立ち上がりの位置が従来の方法による薄膜トランジスタ
の立ち上がりの位置よりもマイナス側により、また、そ
の立ち上がりの向上が確認できた。
させる効果を奏する。特に反射防止膜として酸化シリコ
ンを使用した場合、トランジスタのしきい値をも向上さ
せることが認められた。また、薄膜トランジスタの作成
過程において、反射防止膜のエッチング工程が削減され
るため作成時間の短縮、及びコストの削減が望める。本
発明によるｐチャネル薄膜トランジスタの特性の変化を
図３に示す。ゲート電圧、ドレイン電流特性において、
立ち上がりの位置が従来の方法による薄膜トランジスタ
の立ち上がりの位置よりもマイナス側により、また、そ
の立ち上がりの向上が確認できた。
【図１】（ａ）〜（ｅ）は、本発明の製造方法の工程を
順に示すＴＦＴの断面図。
順に示すＴＦＴの断面図。
【図２】（ａ）〜（ｆ）は、従来方法の製造方法の工程
を順に示すＴＦＴの断面図。
を順に示すＴＦＴの断面図。
【図３】本発明及び従来の製造方法によるＴＦＴの電気
的特性図。
的特性図。
１ 絶縁膜
２ 非単結晶半導体
３ 反射防止膜
４ レーザービーム
６ ゲート絶縁膜
７ ゲート電極
８ 絶縁膜
９ ソース・ドレイン電極
１０ コンタクト層
Claims (2)
- 【請求項１】絶縁基板上の非単結晶半導体をレーザー光
にてビームアニールして多結晶化、結晶性向上、活性化
を行う工程を含むトランジスタの製造方法において、該
非単結晶半導体上に第１の絶縁膜たる反射防止膜を形成
した後、レーザーアニールを行い、更に該反射防止膜上
に第２の絶縁膜を形成し、その上にゲート電極を形成し
たことを特徴とする多結晶薄膜トランジスタの製造方法
。 - 【請求項２】請求項１の製造方法で製造した多結晶薄膜
トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12496791A JPH04328872A (ja) | 1991-04-26 | 1991-04-26 | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12496791A JPH04328872A (ja) | 1991-04-26 | 1991-04-26 | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04328872A true JPH04328872A (ja) | 1992-11-17 |
Family
ID=14898652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12496791A Pending JPH04328872A (ja) | 1991-04-26 | 1991-04-26 | 多結晶薄膜トランジスタの製造方法及び多結晶薄膜トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04328872A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343307B1 (ko) * | 1996-06-20 | 2002-08-22 | 가부시끼가이샤 도시바 | 박막 트랜지스터의 제조방법 |
| JP2004064060A (ja) * | 2002-06-06 | 2004-02-26 | Nec Corp | 薄膜トランジスタ及び積層膜パターンの形成方法 |
| JP2005064453A (ja) * | 2003-07-29 | 2005-03-10 | Advanced Display Inc | 薄膜トランジスタ及びその製造方法 |
| US7781837B2 (en) | 2002-06-06 | 2010-08-24 | Nec Corporation | Stacked film including a semiconductor film having a taper angle, and thin film transistor including the stacked film |
-
1991
- 1991-04-26 JP JP12496791A patent/JPH04328872A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343307B1 (ko) * | 1996-06-20 | 2002-08-22 | 가부시끼가이샤 도시바 | 박막 트랜지스터의 제조방법 |
| JP2004064060A (ja) * | 2002-06-06 | 2004-02-26 | Nec Corp | 薄膜トランジスタ及び積層膜パターンの形成方法 |
| US7781837B2 (en) | 2002-06-06 | 2010-08-24 | Nec Corporation | Stacked film including a semiconductor film having a taper angle, and thin film transistor including the stacked film |
| JP2005064453A (ja) * | 2003-07-29 | 2005-03-10 | Advanced Display Inc | 薄膜トランジスタ及びその製造方法 |
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