JPH0547791A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH0547791A JPH0547791A JP22367991A JP22367991A JPH0547791A JP H0547791 A JPH0547791 A JP H0547791A JP 22367991 A JP22367991 A JP 22367991A JP 22367991 A JP22367991 A JP 22367991A JP H0547791 A JPH0547791 A JP H0547791A
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- Japan
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- gate electrode
- gate
- insulating film
- etching
- gate insulating
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Abstract
(57)【要約】
【目的】ソース・ドレイン間電圧が大きい場合でも、Ｔ
ＦＴのリーク電流を抑制する。 【構成】ゲート電極５のパターン化後、ゲート電極５上
に形成されたフォトレジスト６を剥離することなく、ゲ
ート絶縁膜４をエッチングし、さらにゲート電極５の側
部よりエッチングを進行させることにより、ゲート電極
５の端部をゲート絶縁膜４より内側に形成する。
ＦＴのリーク電流を抑制する。 【構成】ゲート電極５のパターン化後、ゲート電極５上
に形成されたフォトレジスト６を剥離することなく、ゲ
ート絶縁膜４をエッチングし、さらにゲート電極５の側
部よりエッチングを進行させることにより、ゲート電極
５の端部をゲート絶縁膜４より内側に形成する。
Description
【０００１】
【産業上の利用分野】本発明は画像表示装置等の駆動に
使用される薄膜トランジスタの製造方法に関するもので
ある。
使用される薄膜トランジスタの製造方法に関するもので
ある。
【０００２】
【従来の技術】近年平面ディスプレイ等の画像表示素子
への応用を目的とした薄膜トランジスタ（ＴＦＴ）の開
発が活発に行われている。ディスプレイの大型化、さら
には周辺駆動回路のＴＦＴ化に対応するためＴＦＴ動作
速度の向上が望まれている。ＴＦＴの動作速度を向上さ
せるためにゲート・ドレイン間の寄生容量を減少させる
試みが行われているが、ソース・ドレイン電極をゲート
電極と自己整合的に形成する方法はきわめて有効な方法
である。
への応用を目的とした薄膜トランジスタ（ＴＦＴ）の開
発が活発に行われている。ディスプレイの大型化、さら
には周辺駆動回路のＴＦＴ化に対応するためＴＦＴ動作
速度の向上が望まれている。ＴＦＴの動作速度を向上さ
せるためにゲート・ドレイン間の寄生容量を減少させる
試みが行われているが、ソース・ドレイン電極をゲート
電極と自己整合的に形成する方法はきわめて有効な方法
である。
【０００３】ソース・ドレイン領域をイオン注入法によ
りゲート電極と自己整合的に形成する従来の自己整合型
ＴＦＴの製造方法を、レーザー多結晶化半導体ＴＦＴを
例にとって、従来のＴＦＴの断面図である図４を参照し
ながら説明する。絶縁性の基板４１上にパッシベーショ
ン膜４２、非晶質半導体層を積層し、この非晶質半導体
層にレーザー光を照射して多結晶化を行い、フォトリソ
グラフィーにより多結晶半導体薄膜４３のパターンを形
成し、その上にゲート絶縁膜４４、ゲート電極材料を積
層し、再びフォトリソグラフィーによりゲート電極のパ
ターン４５を形成し、ゲート絶縁膜４４もゲート電極と
同じパターンにエッチングする。
りゲート電極と自己整合的に形成する従来の自己整合型
ＴＦＴの製造方法を、レーザー多結晶化半導体ＴＦＴを
例にとって、従来のＴＦＴの断面図である図４を参照し
ながら説明する。絶縁性の基板４１上にパッシベーショ
ン膜４２、非晶質半導体層を積層し、この非晶質半導体
層にレーザー光を照射して多結晶化を行い、フォトリソ
グラフィーにより多結晶半導体薄膜４３のパターンを形
成し、その上にゲート絶縁膜４４、ゲート電極材料を積
層し、再びフォトリソグラフィーによりゲート電極のパ
ターン４５を形成し、ゲート絶縁膜４４もゲート電極と
同じパターンにエッチングする。
【０００４】ここでイオン注入法によりゲート電極をマ
スクに多結晶半導体層に不純物イオンをドーピングし、
不純物イオン活性化のための熱処理を行いソース・ドレ
イン領域４７を形成する。さらに層間絶縁膜４８を堆積
し、ソース・ドレイン領域上にコンタクトホールを形成
し、その上にソース電極・ドレイン電極４９を形成す
る。
スクに多結晶半導体層に不純物イオンをドーピングし、
不純物イオン活性化のための熱処理を行いソース・ドレ
イン領域４７を形成する。さらに層間絶縁膜４８を堆積
し、ソース・ドレイン領域上にコンタクトホールを形成
し、その上にソース電極・ドレイン電極４９を形成す
る。
【０００５】
【発明が解決しようとする課題】従来の半導体層上のゲ
ート絶縁膜４４もゲート電極と同じパターンにエッチン
グした後、ゲート電極をイオン注入のマスクとする方法
では、ゲート電極の下のチャネル領域とソース・ドレイ
ン領域とが接する構造となる。この構造ではチャネル−
ドレイン境界付近に電界が集中し、ソース・ドレイン間
電圧が大きい条件ではリーク電流が異常に大きくなると
いう欠点がある。この現象は多結晶半導体薄膜トランジ
スタにおいて特に顕著である。これは駆動電圧の大きい
ノーマリ白型液晶、ポリマー分散型液晶等の駆動にはこ
のようなＴＦＴは使用できないことを意味する。
ート絶縁膜４４もゲート電極と同じパターンにエッチン
グした後、ゲート電極をイオン注入のマスクとする方法
では、ゲート電極の下のチャネル領域とソース・ドレイ
ン領域とが接する構造となる。この構造ではチャネル−
ドレイン境界付近に電界が集中し、ソース・ドレイン間
電圧が大きい条件ではリーク電流が異常に大きくなると
いう欠点がある。この現象は多結晶半導体薄膜トランジ
スタにおいて特に顕著である。これは駆動電圧の大きい
ノーマリ白型液晶、ポリマー分散型液晶等の駆動にはこ
のようなＴＦＴは使用できないことを意味する。
【０００６】また、ゲート電極とソース・ドレイン領域
との間に１μｍ程度の長さの不純物イオンのドーピング
がなされない領域を設けることにより異常なリーク電流
の増大を防ぐことができることが知られている。しかし
ゲート電極のパターンとイオン注入のマスクとをそれぞ
れ通常のフォトリソグラフィーにより形成する方法では
１μｍ程度の距離を再現性良く実現することは極めて難
しく、また工程数も増えるという問題があった。
との間に１μｍ程度の長さの不純物イオンのドーピング
がなされない領域を設けることにより異常なリーク電流
の増大を防ぐことができることが知られている。しかし
ゲート電極のパターンとイオン注入のマスクとをそれぞ
れ通常のフォトリソグラフィーにより形成する方法では
１μｍ程度の距離を再現性良く実現することは極めて難
しく、また工程数も増えるという問題があった。
【０００７】
【課題を解決するための手段】本発明は上記の問題点を
解決すべくなされたものであり、絶縁性の基板上に非単
結晶半導体層、ゲート絶縁膜、ゲート電極をこの順に形
成し、このゲート電極をマスクとして半導体層に不純物
イオンを注入することにより、ゲート電極に対して自己
整合的にソース・ドレイン領域を形成する薄膜トランジ
スタの製造方法において、上記ゲート電極をパターン化
後、該ゲート電極上に形成されたフォトレジストを剥離
することなく、上記ゲート絶縁膜をエッチングし、さら
に該ゲート電極の側部よりエッチングを進行させること
により、該ゲート電極の端部を該ゲート絶縁膜より内側
に形成することを特徴とする薄膜トランジスタの製造方
法を提供するものである。
解決すべくなされたものであり、絶縁性の基板上に非単
結晶半導体層、ゲート絶縁膜、ゲート電極をこの順に形
成し、このゲート電極をマスクとして半導体層に不純物
イオンを注入することにより、ゲート電極に対して自己
整合的にソース・ドレイン領域を形成する薄膜トランジ
スタの製造方法において、上記ゲート電極をパターン化
後、該ゲート電極上に形成されたフォトレジストを剥離
することなく、上記ゲート絶縁膜をエッチングし、さら
に該ゲート電極の側部よりエッチングを進行させること
により、該ゲート電極の端部を該ゲート絶縁膜より内側
に形成することを特徴とする薄膜トランジスタの製造方
法を提供するものである。
【０００８】以下にレーザー多結晶化半導体ＴＦＴを例
にとり、図１〜図３に従って本発明を詳細に説明する。
まず、ガラス、セラミック、プラスチック等の絶縁性の
基板１上にプラズマＣＶＤ、スパッタリング、減圧ＣＶ
Ｄ，常圧ＣＶＤ等によりＳｉＯx 、ＳｉＮx 、ＳｉＯx
Ｎy 、ＴａＯx 等の単層または多層膜からなるパッシベ
ーション膜２（膜厚可能範囲５０〜１０００ｎｍ）、シ
リコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の非単結晶半
導体たる非晶質半導体層３( 膜厚可能範囲１０〜２００
０ｎｍ）を形成する。
にとり、図１〜図３に従って本発明を詳細に説明する。
まず、ガラス、セラミック、プラスチック等の絶縁性の
基板１上にプラズマＣＶＤ、スパッタリング、減圧ＣＶ
Ｄ，常圧ＣＶＤ等によりＳｉＯx 、ＳｉＮx 、ＳｉＯx
Ｎy 、ＴａＯx 等の単層または多層膜からなるパッシベ
ーション膜２（膜厚可能範囲５０〜１０００ｎｍ）、シ
リコン（Ｓｉ）、ゲルマニウム（Ｇｅ）等の非単結晶半
導体たる非晶質半導体層３( 膜厚可能範囲１０〜２００
０ｎｍ）を形成する。
【０００９】必要に応じて薄膜トランジスタのしきい値
電圧を制御するため、非晶質半導体層３中にホウ素
（Ｂ）あるいはリン（Ｐ）などの不純物を数十から数百
ｐｐｍ程度膜厚方向に均一あるいは不均一にドープす
る。
電圧を制御するため、非晶質半導体層３中にホウ素
（Ｂ）あるいはリン（Ｐ）などの不純物を数十から数百
ｐｐｍ程度膜厚方向に均一あるいは不均一にドープす
る。
【００１０】レーザー光を照射し、非晶質半導体層３の
多結晶化を行い、フォトリソグラフィーにより該多結晶
半導体層をパターン化し、その上にプラズマＣＶＤ、ス
パッタリング、減圧ＣＶＤ、常圧ＣＶＤ等によりＳｉＯ
x 、ＳｉＮx 、ＳｉＯx Ｎy、ＴａＯx 等の単層または
多層膜からなるゲート絶縁膜４( 膜厚可能範囲５０〜２
０００ｎｍ）、更に真空蒸着法、スパッタリング法等に
よりクロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム
（Ａｌ）等の単層または多層膜からなるゲート材料を形
成し、再びフォトリソグラフィーによりゲートのパター
ンにゲート電極５を形成する。即ち、ゲートのパターン
化を行う。
多結晶化を行い、フォトリソグラフィーにより該多結晶
半導体層をパターン化し、その上にプラズマＣＶＤ、ス
パッタリング、減圧ＣＶＤ、常圧ＣＶＤ等によりＳｉＯ
x 、ＳｉＮx 、ＳｉＯx Ｎy、ＴａＯx 等の単層または
多層膜からなるゲート絶縁膜４( 膜厚可能範囲５０〜２
０００ｎｍ）、更に真空蒸着法、スパッタリング法等に
よりクロム（Ｃｒ）、タンタル（Ｔａ）、アルミニウム
（Ａｌ）等の単層または多層膜からなるゲート材料を形
成し、再びフォトリソグラフィーによりゲートのパター
ンにゲート電極５を形成する。即ち、ゲートのパターン
化を行う。
【００１１】ここでフォトレジスト６を剥離することな
く、Ｃ2 Ｆ6 をエッチングガスとして使用してゲート絶
縁膜４をエッチングした後、さらにゲート電極５の側部
よりエッチングを進行させることにより、ゲート電極５
の端部をゲート絶縁膜４より距離ｄ（０．５乃至２．０
μｍ程度）だけ内側に形成する（図１）。
く、Ｃ2 Ｆ6 をエッチングガスとして使用してゲート絶
縁膜４をエッチングした後、さらにゲート電極５の側部
よりエッチングを進行させることにより、ゲート電極５
の端部をゲート絶縁膜４より距離ｄ（０．５乃至２．０
μｍ程度）だけ内側に形成する（図１）。
【００１２】なお、図１に示す製造工程の前において、
エッチングガスとして酸素ガスを含んだドライエッチン
グにより上記ゲート絶縁膜４のエッチングを行う場合は
ゲート絶縁膜４のエッチングと同時にゲート電極５上の
フォトレジストが減少し、ゲート電極５のパターン端の
ゲート電極５表面が露出するため（図２）、ゲート電極
５の側部よりの追加のエッチングについてはゲート電極
５の端部付近および側部よりエッチングが進行すること
になる。
エッチングガスとして酸素ガスを含んだドライエッチン
グにより上記ゲート絶縁膜４のエッチングを行う場合は
ゲート絶縁膜４のエッチングと同時にゲート電極５上の
フォトレジストが減少し、ゲート電極５のパターン端の
ゲート電極５表面が露出するため（図２）、ゲート電極
５の側部よりの追加のエッチングについてはゲート電極
５の端部付近および側部よりエッチングが進行すること
になる。
【００１３】イオン注入法によりゲート電極５をマスク
に多結晶半導体層のソース・ドレイン領域になる部分７
に、Ｐ、Ｂ、ヒ素（Ａｓ）等の不純物イオンを加速電圧
１〜４０ｋＶで５×１０14〜１×１０16個／ｃｍ2 ドー
ピングする。このとき水素（Ｈ）、弗素（Ｆ）等のイオ
ンが同時に注入されてもよいし、ＰＨx 、Ｂx Ｈy 、Ｂ
Ｆx などの分子イオンが同時に注入されてもよい。
に多結晶半導体層のソース・ドレイン領域になる部分７
に、Ｐ、Ｂ、ヒ素（Ａｓ）等の不純物イオンを加速電圧
１〜４０ｋＶで５×１０14〜１×１０16個／ｃｍ2 ドー
ピングする。このとき水素（Ｈ）、弗素（Ｆ）等のイオ
ンが同時に注入されてもよいし、ＰＨx 、Ｂx Ｈy 、Ｂ
Ｆx などの分子イオンが同時に注入されてもよい。
【００１４】ゲート電極５をマスクとしているが、ゲー
ト電極５の端部より０．５乃至２．０μｍ程度ゲート絶
縁膜４がはみだしており、この下の部分の多結晶半導体
層には、Ｐ、Ｂ等がドープされないために、ソース・ド
レイン領域とゲート電極５との間には０．５乃至２．０
μｍ程度の間隔が設けられ、この位置関係は位置合わせ
不要であり、必然的に（自己整合的に）決定される。
ト電極５の端部より０．５乃至２．０μｍ程度ゲート絶
縁膜４がはみだしており、この下の部分の多結晶半導体
層には、Ｐ、Ｂ等がドープされないために、ソース・ド
レイン領域とゲート電極５との間には０．５乃至２．０
μｍ程度の間隔が設けられ、この位置関係は位置合わせ
不要であり、必然的に（自己整合的に）決定される。
【００１５】ゲート電極５の側部よりの追加のエッチン
グおよびゲート電極パターンのフォトレジストの除去は
イオン注入の前に行ってもよいし、後に行ってもよい。
必要に応じ不純物イオン活性化のための熱処理を行った
後、層間絶縁膜８を堆積し、ソース・ドレイン領域上に
コンタクトホールを形成し、その上にソース・ドレイン
９を形成する（図３）。
グおよびゲート電極パターンのフォトレジストの除去は
イオン注入の前に行ってもよいし、後に行ってもよい。
必要に応じ不純物イオン活性化のための熱処理を行った
後、層間絶縁膜８を堆積し、ソース・ドレイン領域上に
コンタクトホールを形成し、その上にソース・ドレイン
９を形成する（図３）。
【００１６】なお、ゲート絶縁膜４のエッチングは、エ
ッチングガスとして酸素ガスを含んだドライエッチング
がより望ましい。フォトレジスト６をもわずかに減少し
て、ゲート電極５のエッチングを促進し易くなるからで
ある。以上レーザー多結晶化半導体の場合を例にとって
説明したが、半導体層は非晶質半導体であっても、多結
晶半導体であっても本発明は適用可能である。また、非
単結晶半導体とは非晶質半導体、微結晶半導体、多結晶
半導体を含む概念である。
ッチングガスとして酸素ガスを含んだドライエッチング
がより望ましい。フォトレジスト６をもわずかに減少し
て、ゲート電極５のエッチングを促進し易くなるからで
ある。以上レーザー多結晶化半導体の場合を例にとって
説明したが、半導体層は非晶質半導体であっても、多結
晶半導体であっても本発明は適用可能である。また、非
単結晶半導体とは非晶質半導体、微結晶半導体、多結晶
半導体を含む概念である。
【００１７】
【実施例】以下、本発明の実施例を説明する。ガラス基
板（旭硝子（株）製ＡＮ）上にプラズマＣＶＤ法により
２００ｎｍ厚のＳｉＯx によるパッシベーション膜およ
び１００ｎｍ厚のａ−Ｓｉによる非晶質半導体層をガラ
ス基板の温度４５０℃で形成した。
板（旭硝子（株）製ＡＮ）上にプラズマＣＶＤ法により
２００ｎｍ厚のＳｉＯx によるパッシベーション膜およ
び１００ｎｍ厚のａ−Ｓｉによる非晶質半導体層をガラ
ス基板の温度４５０℃で形成した。
【００１８】１３Ｗのアルゴンイオンレーザー光を約５
０μｍ径に集光、照射し、ａ−Ｓｉの多結晶化を行っ
た。フォトリソグラフィーにより多結晶Ｓｉを島状にパ
ターン化し、その上にプラズマＣＶＤ法によりＳｉＮx
２００ｎｍからなるゲート絶縁膜を３００℃にて堆積
し、さらにゲート材料としてＣｒ１５０ｎｍを電子線加
熱蒸着法により３００℃で蒸着した。
０μｍ径に集光、照射し、ａ−Ｓｉの多結晶化を行っ
た。フォトリソグラフィーにより多結晶Ｓｉを島状にパ
ターン化し、その上にプラズマＣＶＤ法によりＳｉＮx
２００ｎｍからなるゲート絶縁膜を３００℃にて堆積
し、さらにゲート材料としてＣｒ１５０ｎｍを電子線加
熱蒸着法により３００℃で蒸着した。
【００１９】フォトリソグラフィーによりゲートのパタ
ーンにゲート電極となる導体部分を形成した。フォトレ
ジストは東京応化工業（株）製ＯＦＰＲ−８００、Ｃｒ
のエッチング液は硝酸第２セリウムアンモニウム０．３
モル／リットル、過塩素酸２．６％の組成のものを室温
で用いた。ここでフォトレジストを剥離することなくゲ
ート絶縁膜をエッチングした。このエッチングはリアク
ティブイオンエッチングにより行い、エッチングガスは
フロン１４を５ＳＣＣＭ、酸素を５ＳＣＣＭとした。こ
の後、再び上述のＣｒのエッチング液に上記ガラス基板
を６０秒間浸漬しゲート電極の側部よりエッチングを進
行させ、ゲート電極の端部を１．０（±０．１５）μｍ
ゲート絶縁膜より内側に形成した。なお、この場合はフ
ォトレジストの幅は図１に示す幅よりも狭くなる。
ーンにゲート電極となる導体部分を形成した。フォトレ
ジストは東京応化工業（株）製ＯＦＰＲ−８００、Ｃｒ
のエッチング液は硝酸第２セリウムアンモニウム０．３
モル／リットル、過塩素酸２．６％の組成のものを室温
で用いた。ここでフォトレジストを剥離することなくゲ
ート絶縁膜をエッチングした。このエッチングはリアク
ティブイオンエッチングにより行い、エッチングガスは
フロン１４を５ＳＣＣＭ、酸素を５ＳＣＣＭとした。こ
の後、再び上述のＣｒのエッチング液に上記ガラス基板
を６０秒間浸漬しゲート電極の側部よりエッチングを進
行させ、ゲート電極の端部を１．０（±０．１５）μｍ
ゲート絶縁膜より内側に形成した。なお、この場合はフ
ォトレジストの幅は図１に示す幅よりも狭くなる。
【００２０】上記ゲート絶縁膜のエッチングガスは酸素
ガスを含んでいるため、ゲート絶縁膜のエッチングと同
時にゲート電極上のフォトレジストが減少し、ゲート電
極端部表面が露出しており（図２）、ゲート電極の側部
よりの追加のエッチングについてはゲート電極の端部表
面および側部よりエッチングを進行したことになる。Ｃ
ｒのエッチング液への浸漬時間を１０ ０秒間とすると
ゲート電極の端部は１．３（±０．２０）μｍゲート絶
縁膜より内側に形成された。
ガスを含んでいるため、ゲート絶縁膜のエッチングと同
時にゲート電極上のフォトレジストが減少し、ゲート電
極端部表面が露出しており（図２）、ゲート電極の側部
よりの追加のエッチングについてはゲート電極の端部表
面および側部よりエッチングを進行したことになる。Ｃ
ｒのエッチング液への浸漬時間を１０ ０秒間とすると
ゲート電極の端部は１．３（±０．２０）μｍゲート絶
縁膜より内側に形成された。
【００２１】Ｃｒ上のフォトレジストを除去した後、イ
オン注入法によりゲートのＣｒをマスクに多結晶Ｓｉの
島のソース・ドレイン領域になる部分７に、Ｐイオンを
加速電圧１０ｋＶ、ドーズ量２×１０15個／ｃｍ2の条
件でドーピングした。ゲート電極をマスクとしている
が、ゲート電極の端部より１．０μｍゲート絶縁膜がは
みだしており、この下の部分の多結晶半導体層には、Ｐ
イオンがドープされないために、ソース・ドレイン領域
とゲート電極との間には１．０μｍの間隔が設けられ
る。不純物イオン活性化のための熱処理を行った後、層
間絶縁膜８を堆積し、ソース・ドレイン領域上にコンタ
クトホールを形成し、その上にソース・ドレインを形成
した。
オン注入法によりゲートのＣｒをマスクに多結晶Ｓｉの
島のソース・ドレイン領域になる部分７に、Ｐイオンを
加速電圧１０ｋＶ、ドーズ量２×１０15個／ｃｍ2の条
件でドーピングした。ゲート電極をマスクとしている
が、ゲート電極の端部より１．０μｍゲート絶縁膜がは
みだしており、この下の部分の多結晶半導体層には、Ｐ
イオンがドープされないために、ソース・ドレイン領域
とゲート電極との間には１．０μｍの間隔が設けられ
る。不純物イオン活性化のための熱処理を行った後、層
間絶縁膜８を堆積し、ソース・ドレイン領域上にコンタ
クトホールを形成し、その上にソース・ドレインを形成
した。
【００２２】図５は実施例にかかるＴＦＴ（ａ）と従来
のソース・ドレイン領域とゲート電極の下のチャネル領
域とが接した構造の多結晶ＳｉＴＦＴ（ｂ）のドレイン
電流−ゲート電圧特性曲線である。ゲートを逆バイアス
したときのリーク電流が大きく減少していることがわか
る。
のソース・ドレイン領域とゲート電極の下のチャネル領
域とが接した構造の多結晶ＳｉＴＦＴ（ｂ）のドレイン
電流−ゲート電圧特性曲線である。ゲートを逆バイアス
したときのリーク電流が大きく減少していることがわか
る。
【００２３】
【発明の効果】本発明の製造方法によれば、エッチング
工程を１回追加するだけでソース・ドレイン間に高い電
圧を印加してもリーク電流が少なく、好特性のＴＦＴを
製造することができる。
工程を１回追加するだけでソース・ドレイン間に高い電
圧を印加してもリーク電流が少なく、好特性のＴＦＴを
製造することができる。
【００２４】ゲート絶縁膜のエッチングをエッチングガ
スとして酸素ガスを含んだドライエッチングにより行
い、ゲート絶縁膜のエッチングと同時にゲート電極上の
フォトレジストを減少させてパターン端のゲート電極表
面が露出させ、ゲート電極の側部よりの追加のエッチン
グをゲート電極の端部および側部よりエッチングを進行
させる場合は、ゲート電極側部よりのエッチング時間を
短縮し、ゲート電極端部の直線性の悪化を最小限に抑え
る効果を奏する。
スとして酸素ガスを含んだドライエッチングにより行
い、ゲート絶縁膜のエッチングと同時にゲート電極上の
フォトレジストを減少させてパターン端のゲート電極表
面が露出させ、ゲート電極の側部よりの追加のエッチン
グをゲート電極の端部および側部よりエッチングを進行
させる場合は、ゲート電極側部よりのエッチング時間を
短縮し、ゲート電極端部の直線性の悪化を最小限に抑え
る効果を奏する。
【図１】本発明の製造方法におけるゲート電極エッチン
グ後の段階を示すＴＦＴの断面図
グ後の段階を示すＴＦＴの断面図
【図２】本発明の製造方法におけるドライエッチングに
よるゲート絶縁膜のエッチング後の段階を示すＴＦＴの
断面図
よるゲート絶縁膜のエッチング後の段階を示すＴＦＴの
断面図
【図３】本発明の製造方法の最終段階を示すＴＦＴの断
面図
面図
【図４】従来例のＴＦＴの断面図
【図５】本発明にかかるＴＦＴと従来のＴＦＴのドレイ
ン電流−ゲート電圧特性図
ン電流−ゲート電圧特性図
１ 基板 ３ 非晶質半導体層 ４ ゲート絶縁膜 ５ ゲート電極 ６ フォトレジスト
Claims (1)
- 【請求項１】絶縁性の基板上に非単結晶半導体層、ゲー
ト絶縁膜、ゲート電極をこの順に形成し、このゲート電
極をマスクとして半導体層に不純物イオンを注入するこ
とにより、ゲート電極に対して自己整合的にソース・ド
レイン領域を形成する薄膜トランジスタの製造方法にお
いて、上記ゲート電極をパターン化後、該ゲート電極上
に形成されたフォトレジストを剥離することなく、上記
ゲート絶縁膜をエッチングし、さらに該ゲート電極の側
部よりエッチングを進行させることにより、該ゲート電
極の端部を該ゲート絶縁膜より内側に形成することを特
徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03223679A JP3122177B2 (ja) | 1991-08-09 | 1991-08-09 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03223679A JP3122177B2 (ja) | 1991-08-09 | 1991-08-09 | 薄膜トランジスタとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547791A true JPH0547791A (ja) | 1993-02-26 |
| JP3122177B2 JP3122177B2 (ja) | 2001-01-09 |
Family
ID=16801953
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03223679A Expired - Fee Related JP3122177B2 (ja) | 1991-08-09 | 1991-08-09 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3122177B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06120249A (ja) * | 1991-12-24 | 1994-04-28 | Semiconductor Energy Lab Co Ltd | Ｍｏｓトランジスタ作製方法およびその構造 |
| US5462885A (en) * | 1992-10-15 | 1995-10-31 | Fujitsu Limited | Method of manufacturing thin film transistors in a liquid crystal display apparatus |
| US6337231B1 (en) | 1993-05-26 | 2002-01-08 | Semiconductor Energy Laboratory Co., Ltd. | Method for producing semiconductor device |
| US7145209B2 (en) | 2003-05-20 | 2006-12-05 | Tpo Displays Corp. | Thin film transistor and fabrication method thereof |
| US7238963B2 (en) | 2003-04-28 | 2007-07-03 | Tpo Displays Corp. | Self-aligned LDD thin-film transistor and method of fabricating the same |
| US8101952B2 (en) | 2008-03-27 | 2012-01-24 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8253141B2 (en) | 2008-07-14 | 2012-08-28 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor |
| US8283668B2 (en) | 2007-08-23 | 2012-10-09 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| US8318523B2 (en) | 2008-04-11 | 2012-11-27 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| US8513669B2 (en) | 2007-08-22 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor |
| US8790967B2 (en) | 2007-05-31 | 2014-07-29 | Samsung Display Co., Ltd. | Method of fabricating polycrystalline silicon layer, TFT fabricated using the same, method of fabricating TFT, and organic light emitting diode display device having the same |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2014038097A1 (en) * | 2012-09-07 | 2014-03-13 | Shiseido Company, Ltd. | Method of evaluating cellulite and method of evaluating cellulite-effective drug using fibulin-3 and/or sarcoglycan gamma as an indicator |
-
1991
- 1991-08-09 JP JP03223679A patent/JP3122177B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7897445B2 (en) | 2003-04-28 | 2011-03-01 | Tpo Displays Corp. | Fabrication methods for self-aligned LDD thin-film transistor |
| US7238963B2 (en) | 2003-04-28 | 2007-07-03 | Tpo Displays Corp. | Self-aligned LDD thin-film transistor and method of fabricating the same |
| US7388265B2 (en) | 2003-05-20 | 2008-06-17 | Tfo Displays Corp. | Thin film transistor and fabrication method thereof |
| US7145209B2 (en) | 2003-05-20 | 2006-12-05 | Tpo Displays Corp. | Thin film transistor and fabrication method thereof |
| US8790967B2 (en) | 2007-05-31 | 2014-07-29 | Samsung Display Co., Ltd. | Method of fabricating polycrystalline silicon layer, TFT fabricated using the same, method of fabricating TFT, and organic light emitting diode display device having the same |
| US8513669B2 (en) | 2007-08-22 | 2013-08-20 | Samsung Display Co., Ltd. | Thin film transistor including metal or metal silicide structure in contact with semiconductor layer and organic light emitting diode display device having the thin film transistor |
| US8283668B2 (en) | 2007-08-23 | 2012-10-09 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the same |
| US8101952B2 (en) | 2008-03-27 | 2012-01-24 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8436360B2 (en) | 2008-03-27 | 2013-05-07 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic lighting emitting diode display device including the same |
| US8318523B2 (en) | 2008-04-11 | 2012-11-27 | Samsung Display Co., Ltd. | Thin film transistor, method of fabricating the same and organic light emitting diode display device having the same |
| US8253141B2 (en) | 2008-07-14 | 2012-08-28 | Samsung Mobile Display Co., Ltd. | Thin film transistor, method of fabricating the same, and organic light emitting diode display device including the thin film transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3122177B2 (ja) | 2001-01-09 |
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