JPH0432926A - 情報処理装置 - Google Patents
情報処理装置Info
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- JPH0432926A JPH0432926A JP13304190A JP13304190A JPH0432926A JP H0432926 A JPH0432926 A JP H0432926A JP 13304190 A JP13304190 A JP 13304190A JP 13304190 A JP13304190 A JP 13304190A JP H0432926 A JPH0432926 A JP H0432926A
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- data
- information processing
- chip
- delay
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、特にパイプライン方式による情報処理装置
に関するものである。
に関するものである。
［従来の技術］
ハンドシェイク方式によってパイプライン段間のデータ
の転送を情報処理装置（特開昭６３−２０４３５５号公
報参照）において、各パイプライン股間のデータ転送時
間を可変することで平均的な処理レートの向上を図った
ものとして第６図に示すデータ処理装置が提案されてい
る（特願平１−３０６１１号参照）。
の転送を情報処理装置（特開昭６３−２０４３５５号公
報参照）において、各パイプライン股間のデータ転送時
間を可変することで平均的な処理レートの向上を図った
ものとして第６図に示すデータ処理装置が提案されてい
る（特願平１−３０６１１号参照）。
第６図は従来のデータ処理装置の構成を説明するブロッ
ク図である。
ク図である。
この図の回路は、転送制御回路Ｃｌ−Ｃ５，演算処理要
素ＬＯＧＩＣＩ、ＬＯＧＩＣ２，遅延回路Ｄｅｌａｙｌ
、 Ｄｅｌａｙ２．デコーダＤｅｃｏｄｅｌ、 Ｄｅｃ
ｏｄｅ２．データラッチＬＡＴＣＨＩ〜ＬＡＴＣＨ３よ
り構成されている。
素ＬＯＧＩＣＩ、ＬＯＧＩＣ２，遅延回路Ｄｅｌａｙｌ
、 Ｄｅｌａｙ２．デコーダＤｅｃｏｄｅｌ、 Ｄｅｃ
ｏｄｅ２．データラッチＬＡＴＣＨＩ〜ＬＡＴＣＨ３よ
り構成されている。
図の左端から転送要求信号Ｓ１が転送制御回路ＣＩへ入
力されると、転送制御回路Ｃ１はデータラッチＬＡＴＣ
ＨＩへのラッチ信号を発生し、図の左端から入力される
パケットをラッチする。演算処理要素ＬＯＧ Ｉ Ｃ１
の情報処理時間は転送要求信号Ｓｌが転送制御回路Ｃ１
に入力されてから、次段の転送制御回路Ｃ２に入力され
るまでの時間となる。
力されると、転送制御回路Ｃ１はデータラッチＬＡＴＣ
ＨＩへのラッチ信号を発生し、図の左端から入力される
パケットをラッチする。演算処理要素ＬＯＧ Ｉ Ｃ１
の情報処理時間は転送要求信号Ｓｌが転送制御回路Ｃ１
に入力されてから、次段の転送制御回路Ｃ２に入力され
るまでの時間となる。
データラッチＬＡＴＣＨＩにラッチされたパケットのう
ち、オペコード（ＯＰＣ）の値によって異なる遅延時間
を持った遅延回路Ｄｌｌ−Ｄｎｌで表わされる遅延素子
のうち１つが選択される。
ち、オペコード（ＯＰＣ）の値によって異なる遅延時間
を持った遅延回路Ｄｌｌ−Ｄｎｌで表わされる遅延素子
のうち１つが選択される。
このように、転送制御回路Ｃ１に入力された転送要求信
号Ｓ１はオペコード（ＯＰＣ）によって選択された遅延
回路が持つ遅延時間の後に転送制御回路Ｃ２に入力され
る。転送制御回路Ｃ２に転送要求信号Ｓ１が入力される
と、転送制御回路Ｃ２はデータラッチＬＡＴＣＨ２への
ラッチ信号を発生する。その結果、演算処理要素ＬＯＧ
Ｉ Ｃ１での情報結果がデータラッチＬＡＴＣＨ２に
ラッチされる。
号Ｓ１はオペコード（ＯＰＣ）によって選択された遅延
回路が持つ遅延時間の後に転送制御回路Ｃ２に入力され
る。転送制御回路Ｃ２に転送要求信号Ｓ１が入力される
と、転送制御回路Ｃ２はデータラッチＬＡＴＣＨ２への
ラッチ信号を発生する。その結果、演算処理要素ＬＯＧ
Ｉ Ｃ１での情報結果がデータラッチＬＡＴＣＨ２に
ラッチされる。
以下、同様に演算処理要素ＬＯＧＩＣ２でも情報処理が
実行される。
実行される。
〔発明が解決しようとする課題］
従来の情報処理装置において、メモリのバイブラインア
クセスを行う場合を考えると、ラッチ−ラッチ間での処
理に対してのメモリのリード、ライト等の処理を対応さ
せていくことになる。この時、１チツプ上に集積された
システムにおいて大容量のメモリをアクセスする場合を
想定すると、チップ上に搭載できるメモリ容量には限り
があることから、不足したメモリ容量をチップ上部に持
たせる構成が考えられる。その際、チップ内部と外部を
アクセスする場合では、アクセス時間に大きな差が生じ
るため、従来例のように内部と外部のそれぞれに対して
、それぞれの処理時間に見合った遅延回路を選定してや
ると良い。しかし、この場合に、外部メモリをアクセス
するパケットがやってくれば、スルーブツトの著しい低
下を来す。
クセスを行う場合を考えると、ラッチ−ラッチ間での処
理に対してのメモリのリード、ライト等の処理を対応さ
せていくことになる。この時、１チツプ上に集積された
システムにおいて大容量のメモリをアクセスする場合を
想定すると、チップ上に搭載できるメモリ容量には限り
があることから、不足したメモリ容量をチップ上部に持
たせる構成が考えられる。その際、チップ内部と外部を
アクセスする場合では、アクセス時間に大きな差が生じ
るため、従来例のように内部と外部のそれぞれに対して
、それぞれの処理時間に見合った遅延回路を選定してや
ると良い。しかし、この場合に、外部メモリをアクセス
するパケットがやってくれば、スルーブツトの著しい低
下を来す。
つまり、ラッチ−ラッチ間のデータ転送の遅延を可変に
できるからといって、この場合のようにむやみに大きな
遅延を挿入するとシステム全体のスルーブツトを著しく
低下させるという問題を生じる。
できるからといって、この場合のようにむやみに大きな
遅延を挿入するとシステム全体のスルーブツトを著しく
低下させるという問題を生じる。
〔課題を解決するための手段１
この発明に係る情報処理装置は、複数のバイブラインス
テージに処理を分割した際に、それぞれのパイプライン
ステージでの処理の中間情報を一時格納するためのバイ
ブライン段数に応じたデータラッチと、各データラッチ
間のデータ転送をハンドシェイク方式で行うデータ転送
制御回路と、このデータ転送制御回路の伝播遅延を調整
するために転送制御信号線上に遅延時間の切り換え可能
な遅延素子と、入力データの値によって決定されるバイ
ブラインステージ内での情報処理要素に必要な処理時間
に応じて遅延素子により遅延時間を選択する選択手段と
、チップ外部へのデータアクセスに際し、内部のバイブ
ライン制御信号に基づいて複数のパイプラインステージ
に分割してアクセスされるメモリとを設けたものである
。
テージに処理を分割した際に、それぞれのパイプライン
ステージでの処理の中間情報を一時格納するためのバイ
ブライン段数に応じたデータラッチと、各データラッチ
間のデータ転送をハンドシェイク方式で行うデータ転送
制御回路と、このデータ転送制御回路の伝播遅延を調整
するために転送制御信号線上に遅延時間の切り換え可能
な遅延素子と、入力データの値によって決定されるバイ
ブラインステージ内での情報処理要素に必要な処理時間
に応じて遅延素子により遅延時間を選択する選択手段と
、チップ外部へのデータアクセスに際し、内部のバイブ
ライン制御信号に基づいて複数のパイプラインステージ
に分割してアクセスされるメモリとを設けたものである
。
［作用］
この発明においては、パケットデータのデコード結果に
応じて外部メモリをアクセスするオペコードを持ってい
る場合には、選択手段がチップ内部から外部へ出力ため
の情報処理時間に舅合う遅延時間を選択し、内部のデー
タ転送制御回路から出力されるパイプライン制御信号に
基づいて外部のメモリが複数のパイプラインステージに
分割してアクセスされ、外部メモリのアクセスに伴うス
ルーブツトを向上させる。
応じて外部メモリをアクセスするオペコードを持ってい
る場合には、選択手段がチップ内部から外部へ出力ため
の情報処理時間に舅合う遅延時間を選択し、内部のデー
タ転送制御回路から出力されるパイプライン制御信号に
基づいて外部のメモリが複数のパイプラインステージに
分割してアクセスされ、外部メモリのアクセスに伴うス
ルーブツトを向上させる。
［実施例１
第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するブロック図であり、第６図と同一のものには
同じ符号を付しである。
を説明するブロック図であり、第６図と同一のものには
同じ符号を付しである。
この図の回路は、転送制御回路０１〜Ｃ４，遅延回路Ｄ
ｅｌａｙｌ 〜Ｄｅｌａｙ３．デコーダＤｅＣＯｄｅ１
〜ＤｅＣＯｄｅ３．データラッチＬＡＴＣＨＩ 〜ＬＡ
ＴＣＨ６より構成されている。なお、図中の１点斜線は
チップの内部と外部の境界線を示しており、上側はチッ
プ外部、下側はチップ内部である。ＯＭは外部メモリ、
５ＥＬＥＣＴＩ〜５ＥＬＥＣＴ３は選択手段を構成する
セレクタ、ＩＭは内部メモリである。
ｅｌａｙｌ 〜Ｄｅｌａｙ３．デコーダＤｅＣＯｄｅ１
〜ＤｅＣＯｄｅ３．データラッチＬＡＴＣＨＩ 〜ＬＡ
ＴＣＨ６より構成されている。なお、図中の１点斜線は
チップの内部と外部の境界線を示しており、上側はチッ
プ外部、下側はチップ内部である。ＯＭは外部メモリ、
５ＥＬＥＣＴＩ〜５ＥＬＥＣＴ３は選択手段を構成する
セレクタ、ＩＭは内部メモリである。
このように構成された情報処理装置において、デコーダ
Ｄｅｃｏｄｅ １〜Ｄｅｃｏｄｅ ３によるパケットデ
ータのデコード結果に応じて外部メモリＯＭをアクセス
するオペコードを持っている場合には、選択手段（この
実施例ではセレクタ５ＥＬＥＣＴＩ〜５ＥＬＥＣＴ３）
がチップ内部から外部へ出力ための情報処理時間に見合
う遅延時間を選択し、内部のデータ転送制御回路（転送
制御回路０１〜Ｃ４）から出力されるパイプライン制御
信号（この実施例ではラッチ信号）に基づいて外部のメ
モリが複数のパイプラインステージ（この実施例では外
部メモリＯＭのアクセスに対してチップからの出力デー
タを受けるラッチ、外部メモリＯＭをアクセスした結果
をチップに対して入力するデータを受けるラッチ等より
構成させる）に分割してアクセスされ、外部メモリＯＭ
のアクセスに伴うスルーブツトを向上させ、チップ内部
のメモリをアクセスする場合とチップ外部のメモリをア
クセスする場合の時間差をより小さくすることを可能と
する。以下、第１図に基づいて詳細に説明する。
Ｄｅｃｏｄｅ １〜Ｄｅｃｏｄｅ ３によるパケットデ
ータのデコード結果に応じて外部メモリＯＭをアクセス
するオペコードを持っている場合には、選択手段（この
実施例ではセレクタ５ＥＬＥＣＴＩ〜５ＥＬＥＣＴ３）
がチップ内部から外部へ出力ための情報処理時間に見合
う遅延時間を選択し、内部のデータ転送制御回路（転送
制御回路０１〜Ｃ４）から出力されるパイプライン制御
信号（この実施例ではラッチ信号）に基づいて外部のメ
モリが複数のパイプラインステージ（この実施例では外
部メモリＯＭのアクセスに対してチップからの出力デー
タを受けるラッチ、外部メモリＯＭをアクセスした結果
をチップに対して入力するデータを受けるラッチ等より
構成させる）に分割してアクセスされ、外部メモリＯＭ
のアクセスに伴うスルーブツトを向上させ、チップ内部
のメモリをアクセスする場合とチップ外部のメモリをア
クセスする場合の時間差をより小さくすることを可能と
する。以下、第１図に基づいて詳細に説明する。
図の左側から転送要求信号Ｓ１が転送制御回路Ｃ１へ入
力されると、ＣＩはデータラッチＬＡＴＣＨＩへのラッ
チ信号を発生し、図の左側から入力されるパケットをラ
ッチする。ラッチ−ラッチ間での情報処理時間は、例え
ば初段では、転送要求信号Ｓ１が転送制御回路Ｃ１に入
力されてから、次の転送制御回路Ｃ２に入力されるまで
の時間である。よって、データラッチＬＡＴＣＨＩにラ
ッチされたパケットの内オペコード（ＯＰＣ）の値をデ
コーダＤｅｃｏｄｅ４でデコードした結果により、その
パケットを処理するために必要な情報処理時間に対応す
る遅延時間を持った遅延回路Ｄ ＩＩ〜Ｉ）ｎｔをセレ
クタ５ＥＬＥＣＴ １により選択する必要がある。
力されると、ＣＩはデータラッチＬＡＴＣＨＩへのラッ
チ信号を発生し、図の左側から入力されるパケットをラ
ッチする。ラッチ−ラッチ間での情報処理時間は、例え
ば初段では、転送要求信号Ｓ１が転送制御回路Ｃ１に入
力されてから、次の転送制御回路Ｃ２に入力されるまで
の時間である。よって、データラッチＬＡＴＣＨＩにラ
ッチされたパケットの内オペコード（ＯＰＣ）の値をデ
コーダＤｅｃｏｄｅ４でデコードした結果により、その
パケットを処理するために必要な情報処理時間に対応す
る遅延時間を持った遅延回路Ｄ ＩＩ〜Ｉ）ｎｔをセレ
クタ５ＥＬＥＣＴ １により選択する必要がある。
以下同様に第２．第３のパイプラインステージでもパケ
ットを処理するために必要な情報処理時間を得るための
遅延回路の選択がなされる。
ットを処理するために必要な情報処理時間を得るための
遅延回路の選択がなされる。
次に、外部メモリＯＭをアクセスする場合について説明
する。
する。
データラッチＬＡＴＣＨ１にラッチされたパケットのオ
ペコードＯＰＣをデコーダＤｅｃｏｄｅ １でデコード
すると、この場合には外部メモリＯＭをアクセスするオ
ペコードＯＰＣを持っているため、デコード結果のｎ本
の制御線は特定の１本だけアクティブし、その処理に必
要な情報処理時間を得るための遅延回路ＤＩｌ〜Ｄｔ＋
１を１つだけセレクタ５ＥＬＥＣＴ １で選択する。こ
の段における外部メモリアクセスに必要な情報処理時間
とは、パケットデータがチップ内の出力バッファを経由
してチップ外へ出ていく時間である。チップ外に出力さ
れたパケットデータは、転送制御回路Ｃ２により生成さ
れたラッチ信号によりチップ外のデータラッチＬＡＴＣ
Ｈ５にラッチさせる。
ペコードＯＰＣをデコーダＤｅｃｏｄｅ １でデコード
すると、この場合には外部メモリＯＭをアクセスするオ
ペコードＯＰＣを持っているため、デコード結果のｎ本
の制御線は特定の１本だけアクティブし、その処理に必
要な情報処理時間を得るための遅延回路ＤＩｌ〜Ｄｔ＋
１を１つだけセレクタ５ＥＬＥＣＴ １で選択する。こ
の段における外部メモリアクセスに必要な情報処理時間
とは、パケットデータがチップ内の出力バッファを経由
してチップ外へ出ていく時間である。チップ外に出力さ
れたパケットデータは、転送制御回路Ｃ２により生成さ
れたラッチ信号によりチップ外のデータラッチＬＡＴＣ
Ｈ５にラッチさせる。
第２段のパイプラインステージにおいてもデータラッチ
ＬＡＴＣＨ２にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ２でデコードされる。外部
メモリＯＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路ＩＬｚ〜Ｄｒｌを１つだけセレクタ５ＥＬＥＣＴ
２で選択する。この段における外部メモリＯＭのアクセ
スに必要な情報処理時間とは、外部メモリＯＭをアクセ
スする時間そのものである。この時間は、外部メモリＯ
Ｍに用いるメモリの種類や、メモリ書き込みか、メモリ
読み出しによって異なるものである。
ＬＡＴＣＨ２にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ２でデコードされる。外部
メモリＯＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路ＩＬｚ〜Ｄｒｌを１つだけセレクタ５ＥＬＥＣＴ
２で選択する。この段における外部メモリＯＭのアクセ
スに必要な情報処理時間とは、外部メモリＯＭをアクセ
スする時間そのものである。この時間は、外部メモリＯ
Ｍに用いるメモリの種類や、メモリ書き込みか、メモリ
読み出しによって異なるものである。
外部メモリＯＭをアクセスして得られたパケットデータ
は、転送制御回路Ｃ３により生成されたラッチ信号によ
りチップ外のデータラッチＬＡＴＣＨ６にラッチされる
。
は、転送制御回路Ｃ３により生成されたラッチ信号によ
りチップ外のデータラッチＬＡＴＣＨ６にラッチされる
。
第３段のパイプラインステージにおいてもデータラッチ
ＬＡＴＣＨ３にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ３でデコードされる。外部
メモリＯＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路Ｄｏｓ〜Ｄ ｎｉを１つだけセレクタ５ＥＬＥＣ
Ｔ３で選択する。
ＬＡＴＣＨ３にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ３でデコードされる。外部
メモリＯＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路Ｄｏｓ〜Ｄ ｎｉを１つだけセレクタ５ＥＬＥＣ
Ｔ３で選択する。
この段における外部メモリＯＭのアクセスに必要な情報
処理時間とは、外部のパケットデータがチップの外部よ
りチップ内の入力バッファを経由してチップ内へ入力さ
れるに必要な時間である。
処理時間とは、外部のパケットデータがチップの外部よ
りチップ内の入力バッファを経由してチップ内へ入力さ
れるに必要な時間である。
次に、内部メモリＩＭをアクセスする場合の動作につい
て説明する。データラッチＬＡＴＣＨ１にラッチされた
パケットのオペコードＯＰＣをデコーダＤｅｃｏｄｅ
１でデコードするとこの場合には、内部メモリＩＭをア
クセスするオペコードＯＰＣを持っているため、デコー
ド結果のｎ本の制御線は特定の１本だけアクティブし、
その処理に必要な情報処理時間を得るための遅延回路Ｄ
目〜Ｄ ｎ＋を１つだけセレクタ５ＥＬＥＣＴ １で
選択する。この段における内部メモリＩＭのアクセスに
必要な情報処理時間とは、パケットデータがデータラッ
チしＡＴＣＨｌから出力される時間で通常遅延は必要な
い。
て説明する。データラッチＬＡＴＣＨ１にラッチされた
パケットのオペコードＯＰＣをデコーダＤｅｃｏｄｅ
１でデコードするとこの場合には、内部メモリＩＭをア
クセスするオペコードＯＰＣを持っているため、デコー
ド結果のｎ本の制御線は特定の１本だけアクティブし、
その処理に必要な情報処理時間を得るための遅延回路Ｄ
目〜Ｄ ｎ＋を１つだけセレクタ５ＥＬＥＣＴ １で
選択する。この段における内部メモリＩＭのアクセスに
必要な情報処理時間とは、パケットデータがデータラッ
チしＡＴＣＨｌから出力される時間で通常遅延は必要な
い。
第２段のパイプラインステージにおいてもデータラッチ
ＬＡＴＣＨ２にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ２でデコードされる。内部
メモリＩＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路Ｉ）１ｍ〜Ｄ、を１つだけセレクタ５ＥＬＥＣＴ
２で選択する。この段における内部メモリＩＭのアクセ
スに必要な情報処理時間とは、内部メモリＩＭをアクセ
スする時間そのものである。この時間は、外部メモリＯ
Ｍをアクセスする場合と比べて短い。
ＬＡＴＣＨ２にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ２でデコードされる。内部
メモリＩＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路Ｉ）１ｍ〜Ｄ、を１つだけセレクタ５ＥＬＥＣＴ
２で選択する。この段における内部メモリＩＭのアクセ
スに必要な情報処理時間とは、内部メモリＩＭをアクセ
スする時間そのものである。この時間は、外部メモリＯ
Ｍをアクセスする場合と比べて短い。
第３段のパイプラインステージにおいてもデータラッチ
ＬＡＴＣＨ３にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ３でデコードされる。内部
メモリＩＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路ＤＩ３〜Ｄ ０３を１つだけセレクタ５ＥＬＥＣ
：Ｔ３で選択する。この段における内部メモリＩＭのア
クセスに必要な情報処理時間とは、パケットデータがデ
ータラッチＬＡＴＣＨ３から出力されている時間で通常
遅延は必要ない。
ＬＡＴＣＨ３にラッチされたパケットのオペコードＯＰ
ＣがデコーダＤｅｃｏｄｅ ３でデコードされる。内部
メモリＩＭをアクセスするオペコードＯＰＣを持ってい
るため、その処理に必要な情報処理時間を得るための遅
延回路ＤＩ３〜Ｄ ０３を１つだけセレクタ５ＥＬＥＣ
：Ｔ３で選択する。この段における内部メモリＩＭのア
クセスに必要な情報処理時間とは、パケットデータがデ
ータラッチＬＡＴＣＨ３から出力されている時間で通常
遅延は必要ない。
次に、転送制御回路について説明する。この実施例で用
いている転送制御回路０１〜Ｃ４は自己同期方式による
もので、第２図に示すように５ＥＮＤおよびＡＣＫのハ
ンドシェイク信号によりデータ転送の制御を行う。つま
り、前段からのデータ転送要求を示す５ＥＮＤ入力がア
クティブで、かつ次段が空きであることを示すＡＣＫ入
力もアクティブである時に初めて次段へのデータ転送要
求である５ＥＮＤ出力をアクティブとする。この時、Ａ
ＣＫ出力は、ビジィ状態を示すデイセイブル状態とし、
この状態では、転送制御回路０１〜Ｃ４が持つ固有の遅
延時間の後、再びアクティブ状態に復帰する。この転送
制御回路Ｃ１〜Ｃ４の５ＥＮＤ出力によりデータラッチ
を制御することで自己同期的なデータ転送が実現される
。この転送制御回路０１〜Ｃ４の詳細については、特願
昭６２−３６５５１号のデータ制御回路に詳述されるの
で説明は省略する。
いている転送制御回路０１〜Ｃ４は自己同期方式による
もので、第２図に示すように５ＥＮＤおよびＡＣＫのハ
ンドシェイク信号によりデータ転送の制御を行う。つま
り、前段からのデータ転送要求を示す５ＥＮＤ入力がア
クティブで、かつ次段が空きであることを示すＡＣＫ入
力もアクティブである時に初めて次段へのデータ転送要
求である５ＥＮＤ出力をアクティブとする。この時、Ａ
ＣＫ出力は、ビジィ状態を示すデイセイブル状態とし、
この状態では、転送制御回路０１〜Ｃ４が持つ固有の遅
延時間の後、再びアクティブ状態に復帰する。この転送
制御回路Ｃ１〜Ｃ４の５ＥＮＤ出力によりデータラッチ
を制御することで自己同期的なデータ転送が実現される
。この転送制御回路０１〜Ｃ４の詳細については、特願
昭６２−３６５５１号のデータ制御回路に詳述されるの
で説明は省略する。
なお、上記実施例では可変遅延素子を第３図に示すよう
に並列に接続したものにより遅延回路り、〜Ｄ ｎ２を
構成する場合について説明したが、第４図に示すように
直列に接続して同様の作用効果を奏する。
に並列に接続したものにより遅延回路り、〜Ｄ ｎ２を
構成する場合について説明したが、第４図に示すように
直列に接続して同様の作用効果を奏する。
また、転送制御回路０１〜Ｃ４に対してはＣ，ミード・
コンク１イ 共著 ｒＩＮＴＲＯＤＵｃＴＩＯＮ Ｔ
ｏ ＶＬＳＩ ＳＹＳＹＴＥＭＳ Ｊ第７章にある
４サイクル信号によるＭＩＬＬＥＲのＣ要素を用いても
実現できる。
コンク１イ 共著 ｒＩＮＴＲＯＤＵｃＴＩＯＮ Ｔ
ｏ ＶＬＳＩ ＳＹＳＹＴＥＭＳ Ｊ第７章にある
４サイクル信号によるＭＩＬＬＥＲのＣ要素を用いても
実現できる。
さらに、上記実施例では、メモリへのアクセスは第２段
のバイブラインステージ１段のみを用いて行ったがアド
レスのデコードのためにさらにパイプラインステージを
分割する等、複数段に処理を分割することによってスル
ーブツトの向上を更に図ることも可能である。
のバイブラインステージ１段のみを用いて行ったがアド
レスのデコードのためにさらにパイプラインステージを
分割する等、複数段に処理を分割することによってスル
ーブツトの向上を更に図ることも可能である。
第５図はこの発明に係る情報処理装置におけるメモリア
クセス制御手順の一例を説明するフローチャートである
。なお、（１１〜（１２）は各ステップを示す。
クセス制御手順の一例を説明するフローチャートである
。なお、（１１〜（１２）は各ステップを示す。
先ず、第１段のパイプラインステージで、デコーダＤｅ
ｃｏｄｅ １がオペコードＯＰＣをデコードしく１）
デコードされたアクセス先が内部メモリＩＭかどうか
を判定しく２） ＹＥＳならばセレクタ５ＥＬＥＣＴ
１で、内部メモリＩＭアクセス用の遅延回路を選択し
く３）、ステップ（５）以降に進み、ＮＯならば外部メ
モ９０Ｍアクセス用の遅延回路を選択する（４）。
ｃｏｄｅ １がオペコードＯＰＣをデコードしく１）
デコードされたアクセス先が内部メモリＩＭかどうか
を判定しく２） ＹＥＳならばセレクタ５ＥＬＥＣＴ
１で、内部メモリＩＭアクセス用の遅延回路を選択し
く３）、ステップ（５）以降に進み、ＮＯならば外部メ
モ９０Ｍアクセス用の遅延回路を選択する（４）。
次いで、第２段のパイプラインステージで、デコーダＤ
ｅｃｏｄｅ ２がオペコードｏｐｃをデコードしく５）
、デコードされたアクセス先が内部メモリＩＭかどうか
を判定しく６）、ＹＥＳならばセレクタ５ＥＬＥＣＴ
２で、内部メモリＩＭアクセス用の遅延°回路を選択し
く７）、ステップ（９）以降に進み、ＮＯならば外部メ
モ９０Ｍアクセス用の遅延回路を選択する（８）。
ｅｃｏｄｅ ２がオペコードｏｐｃをデコードしく５）
、デコードされたアクセス先が内部メモリＩＭかどうか
を判定しく６）、ＹＥＳならばセレクタ５ＥＬＥＣＴ
２で、内部メモリＩＭアクセス用の遅延°回路を選択し
く７）、ステップ（９）以降に進み、ＮＯならば外部メ
モ９０Ｍアクセス用の遅延回路を選択する（８）。
次いで、第３段のパイプラインステージで、デコーダＤ
ｅｃｏｄｅ ３がオペコードｏｐｃをデコードしく９）
、デコードされたアクセス先が内部メモリエＭかどうか
を判定しくｌＯ）、ＹＥＳならばセレクタ５ＥＬＥＣＴ
３で、内部メモリＩＭアクセス用の遅延回路を選択しく
１１）、処理を終了し、Ｎｏならば外部メモ９０Ｍアク
セス用の遅延回路を選択して（１２）、処理を終了する
。
ｅｃｏｄｅ ３がオペコードｏｐｃをデコードしく９）
、デコードされたアクセス先が内部メモリエＭかどうか
を判定しくｌＯ）、ＹＥＳならばセレクタ５ＥＬＥＣＴ
３で、内部メモリＩＭアクセス用の遅延回路を選択しく
１１）、処理を終了し、Ｎｏならば外部メモ９０Ｍアク
セス用の遅延回路を選択して（１２）、処理を終了する
。
以上説明したように、この発明は複数のパイプラインス
テージに処理を分割した際に、それぞれのパイプライン
ステージでの処理の中間情報を一時格納するためのパイ
プライン段数に応じたデータラッチと、各データラッチ
間のデータ転送をハンドシェイク方式で行うデータ転送
制御回路と、このデータ転送制御回路の伝播遅延を調整
するために転送制御信号線上に遅延時間の切り換え可能
な遅延素子と、入力データの値によって決定されるパイ
プラインステージ内での情報処理要素に必要な処理時間
に応じて遅延素子により遅延時間を選択する選択手段と
、チップ外部へのデータ転送に際し、内部のパイプライ
ン制御信号に基づいて複数のパイプラインステージに分
割してアクセスされるメモリとを設けたので、外部メモ
リをアクセスするパケットがやって来た場合にも、内部
の各データラッチ間のデータ転送に係る遅延時間を長く
する必要がなくなり、外部メモリのアクセスにおいても
スルーブツトの低下を抑制できる効果を奏する。
テージに処理を分割した際に、それぞれのパイプライン
ステージでの処理の中間情報を一時格納するためのパイ
プライン段数に応じたデータラッチと、各データラッチ
間のデータ転送をハンドシェイク方式で行うデータ転送
制御回路と、このデータ転送制御回路の伝播遅延を調整
するために転送制御信号線上に遅延時間の切り換え可能
な遅延素子と、入力データの値によって決定されるパイ
プラインステージ内での情報処理要素に必要な処理時間
に応じて遅延素子により遅延時間を選択する選択手段と
、チップ外部へのデータ転送に際し、内部のパイプライ
ン制御信号に基づいて複数のパイプラインステージに分
割してアクセスされるメモリとを設けたので、外部メモ
リをアクセスするパケットがやって来た場合にも、内部
の各データラッチ間のデータ転送に係る遅延時間を長く
する必要がなくなり、外部メモリのアクセスにおいても
スルーブツトの低下を抑制できる効果を奏する。
第１図はこの発明の一実施例を示す情報処理装置の構成
を説明するブロック図、第２図は、第１図に示した転送
制御回路におけるデータ転送処理を説明する模式図、第
３図、第４図は、第１図に示した遅延回路の他の構成を
説明するブロック図、第５図はこの発明に係る情報処理
装置におけるメモリアクセス制御手順の一例を説明する
フローチャート、第６図は従来のデータ処理装置の構成
を説明するブロック図である。 図において、０１〜Ｃ４は転送制御回路、Ｄｅｌａｙｌ
−Ｄｅｌａｙ３は遅延回路、Ｄｅｃｏｄｅ １〜Ｄｅｃ
ｏｄｅ ３はデコーダ、ＬＡＴＣＨ１〜ＬＡＴＣＨ６は
データラッチ、ＯＭは外部メモリ、５ＥＬＥＣＴＩ〜５
ＥＬＥＣＴ３はセレクタ、ＩＭは内部メモリ、Ｄ ＩＩ
〜Ｄ ｎｌｌ Ｄ ＋２〜Ｄ ｎ２１ Ｄ ＋ａ〜Ｄ
ｎｓは遅延回路である。 なお、図中の同一符号は同一または相当部分を示す。 第２図 第３図 第４図 代理人 大 岩 増 雄 （外２名）
を説明するブロック図、第２図は、第１図に示した転送
制御回路におけるデータ転送処理を説明する模式図、第
３図、第４図は、第１図に示した遅延回路の他の構成を
説明するブロック図、第５図はこの発明に係る情報処理
装置におけるメモリアクセス制御手順の一例を説明する
フローチャート、第６図は従来のデータ処理装置の構成
を説明するブロック図である。 図において、０１〜Ｃ４は転送制御回路、Ｄｅｌａｙｌ
−Ｄｅｌａｙ３は遅延回路、Ｄｅｃｏｄｅ １〜Ｄｅｃ
ｏｄｅ ３はデコーダ、ＬＡＴＣＨ１〜ＬＡＴＣＨ６は
データラッチ、ＯＭは外部メモリ、５ＥＬＥＣＴＩ〜５
ＥＬＥＣＴ３はセレクタ、ＩＭは内部メモリ、Ｄ ＩＩ
〜Ｄ ｎｌｌ Ｄ ＋２〜Ｄ ｎ２１ Ｄ ＋ａ〜Ｄ
ｎｓは遅延回路である。 なお、図中の同一符号は同一または相当部分を示す。 第２図 第３図 第４図 代理人 大 岩 増 雄 （外２名）
Claims (1)
- パイプライン処理方式による情報処理装置であって、複
数のパイプラインステージに処理を分割した際に、それ
ぞれのパイプラインステージでの処理の中間情報を一時
格納するためのパイプライン段数に応じたデータラッチ
と、各データラッチ間のデータ転送をハンドシェイク方
式で行うデータ転送制御回路と、このデータ転送制御回
路の伝播遅延を調整するために転送制御信号線上に遅延
時間の切り換え可能な遅延素子と、入力データの値によ
って決定される前記パイプラインステージ内での情報処
理要素に必要な処理時間に応じて前記遅延素子により遅
延時間を選択する選択手段と、チップ外部へのデータ転
送に際し、内部のパイプライン制御信号に基づいて複数
のパイプラインステージに分割してアクセスされるメモ
リとを具備したことを特徴とする情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133041A JP2576262B2 (ja) | 1990-05-22 | 1990-05-22 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2133041A JP2576262B2 (ja) | 1990-05-22 | 1990-05-22 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432926A true JPH0432926A (ja) | 1992-02-04 |
| JP2576262B2 JP2576262B2 (ja) | 1997-01-29 |
Family
ID=15095433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2133041A Expired - Fee Related JP2576262B2 (ja) | 1990-05-22 | 1990-05-22 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2576262B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721021A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151952A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 情報処理装置 |
| JPS63284640A (ja) * | 1987-05-18 | 1988-11-21 | Matsushita Electric Ind Co Ltd | 命令解読装置 |
-
1990
- 1990-05-22 JP JP2133041A patent/JP2576262B2/ja not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62151952A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 情報処理装置 |
| JPS63284640A (ja) * | 1987-05-18 | 1988-11-21 | Matsushita Electric Ind Co Ltd | 命令解読装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0721021A (ja) * | 1993-07-05 | 1995-01-24 | Nec Corp | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2576262B2 (ja) | 1997-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
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