JPH0761000B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0761000B2 JPH0761000B2 JP59058268A JP5826884A JPH0761000B2 JP H0761000 B2 JPH0761000 B2 JP H0761000B2 JP 59058268 A JP59058268 A JP 59058268A JP 5826884 A JP5826884 A JP 5826884A JP H0761000 B2 JPH0761000 B2 JP H0761000B2
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- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、バイポーラ集積回路の電流源回路の改良に関
するもので、高速化および低消費電力化のための回路技
術を提供するものである。
するもので、高速化および低消費電力化のための回路技
術を提供するものである。
第１図に、従来の定電流源回路を使用したエミツタ結合
形論理回路を示す。同図において、NPNトランジスタQ3
のベースには、一定の基準電圧VBBを加えている。I1は
定電流源である。負荷抵抗R3,R3′は、Q3,Q3′が飽和し
ない値に選んである。Q3とQ3′は差動増幅器を構成して
いる。Q4,Q4′はエミツタフオロア用トランジスタであ
る。Q4,Q4′のエミツタには、それぞれ負荷容量CL,CL′
と、トランジスタQ1と抵抗R1からなる従来の定電流源回
路I2が１つずつ接続されている。
形論理回路を示す。同図において、NPNトランジスタQ3
のベースには、一定の基準電圧VBBを加えている。I1は
定電流源である。負荷抵抗R3,R3′は、Q3,Q3′が飽和し
ない値に選んである。Q3とQ3′は差動増幅器を構成して
いる。Q4,Q4′はエミツタフオロア用トランジスタであ
る。Q4,Q4′のエミツタには、それぞれ負荷容量CL,CL′
と、トランジスタQ1と抵抗R1からなる従来の定電流源回
路I2が１つずつ接続されている。
このように構成された従来形回路の欠点を説明する。Q
3′のベース電位が低電位から高電位に遷移し、VBBより
高い電位になると、定電流源I1の電流は、Q3′,R3′を
介して流れ、Q3′のコレクタ電位VC′は、高電圧から低
電位に遷移する。引き続き、Q4′のエミツタＰ′も高電
位から低電位に遷移する。この時、負荷容量CL′は、前
記Ｐ′点の遷移時間を遅らせる作用をする。すなわち、
CL′に蓄積された電荷を引き抜く時間が前記遷移時間を
遅らせる原因となる。信号線の電位降下時間ΔＴは、Δ
Ｔ≒Ｃ・ΔV/I（Ｃは容量，ΔＶは電圧変化分,Iは電
流）で表わされる。従つて、第２図に示す従来の定電流
源を使用して、大きな負荷容量CL′を有する信号線の電
位降下をすみやかに行うためには、大電流を流さなけれ
ばならない。そのため、消費電力が大きくなる。すなわ
ち、従来の定電流源回路は、高速化のために消費電力を
犠牲にしなければならない欠点があつた。
3′のベース電位が低電位から高電位に遷移し、VBBより
高い電位になると、定電流源I1の電流は、Q3′,R3′を
介して流れ、Q3′のコレクタ電位VC′は、高電圧から低
電位に遷移する。引き続き、Q4′のエミツタＰ′も高電
位から低電位に遷移する。この時、負荷容量CL′は、前
記Ｐ′点の遷移時間を遅らせる作用をする。すなわち、
CL′に蓄積された電荷を引き抜く時間が前記遷移時間を
遅らせる原因となる。信号線の電位降下時間ΔＴは、Δ
Ｔ≒Ｃ・ΔV/I（Ｃは容量，ΔＶは電圧変化分,Iは電
流）で表わされる。従つて、第２図に示す従来の定電流
源を使用して、大きな負荷容量CL′を有する信号線の電
位降下をすみやかに行うためには、大電流を流さなけれ
ばならない。そのため、消費電力が大きくなる。すなわ
ち、従来の定電流源回路は、高速化のために消費電力を
犠牲にしなければならない欠点があつた。
本発明は、前述の如き欠点を改善した新規な発明であ
り、その目的は、信号線の電位が高電位から低電位に切
りかわる時に、前記信号線にパルス大電流を発生させ、
信号線容量に蓄積された電荷をすみやかに抜きとり、信
号線電位の下降時間の短縮と低消費電力化をはかること
にある。
り、その目的は、信号線の電位が高電位から低電位に切
りかわる時に、前記信号線にパルス大電流を発生させ、
信号線容量に蓄積された電荷をすみやかに抜きとり、信
号線電位の下降時間の短縮と低消費電力化をはかること
にある。
その目的を達成するために、本発明の半導体電流源回路
１は、第２図のように電位を降下させ、電位変化をほと
んど遅延なく伝達する電位伝達回路２パルス電流を発生
するパルス電流源回路３、電位変化を遅延させパルス電
流の流れる経路となる遅延回路４および電流源回路５か
ら構成されている。本回路において、電位伝達回路の入
力TIが低電位時および高電位時の定常状態においては、
パルス電流源回路３には、電流源回路５の定常電流が流
れている。一方電位伝達回路２の入力TIが、低電位から
高電位に切り換わる時、第３図に示すように電位伝達回
路２の出力TOと遅延回路４の入力Ｄとの電位差を広げる
と同時に、電位変化分をパルス大電流に変えてその大電
流をパルス電流源の接続部Ｐに発生させる。従つて、パ
ルス電流源３の接続部Ｐを容量の大きな信号線に接続
し、前記パルス大電流を流すことによつて、信号線容量
の電荷をすみやかに引き抜き、信号線電位の下降時間を
短縮させることが出来る。しかも、定常時は、この大電
流は流れないので、低消費電力化出来ることを特徴とし
ている。本回路を実現する手段は種々あり、以下その例
とこれらを実際の回路に適用した例を詳細に説明する。
１は、第２図のように電位を降下させ、電位変化をほと
んど遅延なく伝達する電位伝達回路２パルス電流を発生
するパルス電流源回路３、電位変化を遅延させパルス電
流の流れる経路となる遅延回路４および電流源回路５か
ら構成されている。本回路において、電位伝達回路の入
力TIが低電位時および高電位時の定常状態においては、
パルス電流源回路３には、電流源回路５の定常電流が流
れている。一方電位伝達回路２の入力TIが、低電位から
高電位に切り換わる時、第３図に示すように電位伝達回
路２の出力TOと遅延回路４の入力Ｄとの電位差を広げる
と同時に、電位変化分をパルス大電流に変えてその大電
流をパルス電流源の接続部Ｐに発生させる。従つて、パ
ルス電流源３の接続部Ｐを容量の大きな信号線に接続
し、前記パルス大電流を流すことによつて、信号線容量
の電荷をすみやかに引き抜き、信号線電位の下降時間を
短縮させることが出来る。しかも、定常時は、この大電
流は流れないので、低消費電力化出来ることを特徴とし
ている。本回路を実現する手段は種々あり、以下その例
とこれらを実際の回路に適用した例を詳細に説明する。
実施例１ 第４図に実施例１を示す。同図は、本発明に係る半導体
電流源回路を使用し、エミツタ結合形論理回路を構成し
ている。同図において、NPNトランジスタQ3のベースに
は、一定の基準電圧VBBを加えている。I1は定電流源で
ある。Q3とQ3′は差動増幅器を構成している。Q4,Q4′
はエミツタフオロワ用トランジスタである。Q4,Q4′の
エミツタには、それぞれ負荷容量CL,CL′と、本発明の
回路である半導体電流源回路１−Ａが１つずつ接続され
ている。この半導体電源回路１−Ａは、レベルシフトダ
イオードD1とスピードアツプコンデンサC1からなる電位
伝達回路,NPNトランジスタQ2からなるパルス電流源回路
３−A,コンデンサC2からなる遅延回路４−A,およびNPN
トランジスタQ1,抵抗R1からなる低電流源回路５−Ａで
構成されている。なお、上記トランジスタQ1のベースに
抵抗を接続すると、ベース電流の変動に起因するベース
電位の変動によりコレクタ電流（定電流源としての電
流）が大きく変動するので好ましくない。
電流源回路を使用し、エミツタ結合形論理回路を構成し
ている。同図において、NPNトランジスタQ3のベースに
は、一定の基準電圧VBBを加えている。I1は定電流源で
ある。Q3とQ3′は差動増幅器を構成している。Q4,Q4′
はエミツタフオロワ用トランジスタである。Q4,Q4′の
エミツタには、それぞれ負荷容量CL,CL′と、本発明の
回路である半導体電流源回路１−Ａが１つずつ接続され
ている。この半導体電源回路１−Ａは、レベルシフトダ
イオードD1とスピードアツプコンデンサC1からなる電位
伝達回路,NPNトランジスタQ2からなるパルス電流源回路
３−A,コンデンサC2からなる遅延回路４−A,およびNPN
トランジスタQ1,抵抗R1からなる低電流源回路５−Ａで
構成されている。なお、上記トランジスタQ1のベースに
抵抗を接続すると、ベース電流の変動に起因するベース
電位の変動によりコレクタ電流（定電流源としての電
流）が大きく変動するので好ましくない。
上記本発明回路の作用を説明する。Q3′のベース電位が
低電位から高電位に遷移し、VBBより高い電位になる
と、低電流源I1の電流は、Q3′,R3′を介して流れ、Q
3′のコレクタ電位VC′は、高電位から低電位に遷移す
る。この時、負荷容量CL′は、前記Ｐ′点の遷移時間を
遅らせる作用をする。すなわち、CL′に蓄積された電荷
を引き抜く時間が前記遷移時間を遅らせる原因となる。
ところが、本回路では、下記のような効果により、この
遷移時間を短縮出来る。前記Ｐ′の点が降下する時に、
Q3のコレクタVCおよびQ4のエミツタＰが、低電位から高
電位に遷移する。この電位変化は、スピードアツプコン
デンサC1の効果により、ほとんど遅延することなく伝達
され、トランジスタQ2のベースTOが低電位から高電位に
遷移する。引き続きQ2のエミツタＤも低電位から高電位
に遷移しようとする。しかし、コンデンタC2の容量が大
容量のため、この容量の充電に時間を要する。この時の
充電電流は、ΔＩ＝C2・ΔV/ΔＶ（ΔＩは電流の増分，
ΔＶはコンデンサC2に加わる電圧の増分，ΔＴは時間の
増分）で決まると大きさを有する。このため、C2が大き
く、単位時間当たりの電位変化が大きければ大きいほ
ど、充電電流は大きくなる。この電流は、Q2のコレクタ
すなわち前記Ｐ′点にパルス大電流となつて流れる。こ
のため、この大電流は、負荷容量CL′に蓄積された電荷
をすみやかに引き抜き、第５図に示すように、Q4′のエ
ミツタＰ′の下降時間を非常に短縮出来る。第５図は、
同一消費電力のもとで、第１図に示した従来形の定電流
源を使用した場合の遷移する電位波形（破線）と本発明
の半導体電流源を使用した場合の電位波形（実線）とを
示している。Q4のエミツタＰの電位が、完全に高電位の
定常状態になれば、前記充電電流の式ΔＩ＝C2・ΔV/Δ
ＴでΔＶ＝０となるためパルス大電流は流れない。すな
わち、前記パルス電流は、過渡時にしか大電流を流さな
いので、高速化と低消費電力が同時に可能である。
低電位から高電位に遷移し、VBBより高い電位になる
と、低電流源I1の電流は、Q3′,R3′を介して流れ、Q
3′のコレクタ電位VC′は、高電位から低電位に遷移す
る。この時、負荷容量CL′は、前記Ｐ′点の遷移時間を
遅らせる作用をする。すなわち、CL′に蓄積された電荷
を引き抜く時間が前記遷移時間を遅らせる原因となる。
ところが、本回路では、下記のような効果により、この
遷移時間を短縮出来る。前記Ｐ′の点が降下する時に、
Q3のコレクタVCおよびQ4のエミツタＰが、低電位から高
電位に遷移する。この電位変化は、スピードアツプコン
デンサC1の効果により、ほとんど遅延することなく伝達
され、トランジスタQ2のベースTOが低電位から高電位に
遷移する。引き続きQ2のエミツタＤも低電位から高電位
に遷移しようとする。しかし、コンデンタC2の容量が大
容量のため、この容量の充電に時間を要する。この時の
充電電流は、ΔＩ＝C2・ΔV/ΔＶ（ΔＩは電流の増分，
ΔＶはコンデンサC2に加わる電圧の増分，ΔＴは時間の
増分）で決まると大きさを有する。このため、C2が大き
く、単位時間当たりの電位変化が大きければ大きいほ
ど、充電電流は大きくなる。この電流は、Q2のコレクタ
すなわち前記Ｐ′点にパルス大電流となつて流れる。こ
のため、この大電流は、負荷容量CL′に蓄積された電荷
をすみやかに引き抜き、第５図に示すように、Q4′のエ
ミツタＰ′の下降時間を非常に短縮出来る。第５図は、
同一消費電力のもとで、第１図に示した従来形の定電流
源を使用した場合の遷移する電位波形（破線）と本発明
の半導体電流源を使用した場合の電位波形（実線）とを
示している。Q4のエミツタＰの電位が、完全に高電位の
定常状態になれば、前記充電電流の式ΔＩ＝C2・ΔV/Δ
ＴでΔＶ＝０となるためパルス大電流は流れない。すな
わち、前記パルス電流は、過渡時にしか大電流を流さな
いので、高速化と低消費電力が同時に可能である。
実施例２ 第６図に示す。同図は、本発明に係る半導体電流源回路
１−Ｂを用いて、エミツタ結合形論理回路を構成してい
る。前記半導体電流源回路１−Ｂはレベルシフトダイオ
ードD1とレベル調節用の抵抗R2およびスピードアツプコ
ンデンサからなる電位伝達回路２−B,NPNトランジスタQ
2からなるパルス電流源回路３−B,コンデンサC2からな
る遅延回路４−B,および抵抗R1からなる電流源回路５−
Ｂから構成されている。
１−Ｂを用いて、エミツタ結合形論理回路を構成してい
る。前記半導体電流源回路１−Ｂはレベルシフトダイオ
ードD1とレベル調節用の抵抗R2およびスピードアツプコ
ンデンサからなる電位伝達回路２−B,NPNトランジスタQ
2からなるパルス電流源回路３−B,コンデンサC2からな
る遅延回路４−B,および抵抗R1からなる電流源回路５−
Ｂから構成されている。
上記本発明の実施例２の作用は、実施例１とほぼ同様の
効果が少ない素子数で得られるものである。
効果が少ない素子数で得られるものである。
実施例３ 第７図に実施例３の回路図を示す。本発明に係る半導体
電流源回路１−Ｃを使用しエミツタ結合形論理回路を構
成している。
電流源回路１−Ｃを使用しエミツタ結合形論理回路を構
成している。
Q3とQ3′は、ダブルエミツタNPNトランジスタで、それ
ぞれの片側のエミツタは結合し、差動増幅器を構成して
いる。Q3,Q3′のそれぞれのもう片方のエミツタは、Q2,
Q2′のそれぞれのベースTO,TO′に接続され、本発明の
半導体電流源回路１−Ｃの電位伝達回路２−Ｃを構成し
ている。Q4,Q4′は、エミツタフオロア用NPNトランジス
タである。Q4,Q4′のエミツタには、負荷容量CL,CL′と
本発明の半導体電流源回路１−Ｃのパルス電流源部３−
Ｃが１つずつ接続されている。又、Q4′のエミツタＰ′
は、Q3のベースにも接続されている。又、トランジスタ
Q1′,R1′からなる電流源回路５−Ｃと、コンデンサ
C2′からなる遅延回路４−Ｃを有する。
ぞれの片側のエミツタは結合し、差動増幅器を構成して
いる。Q3,Q3′のそれぞれのもう片方のエミツタは、Q2,
Q2′のそれぞれのベースTO,TO′に接続され、本発明の
半導体電流源回路１−Ｃの電位伝達回路２−Ｃを構成し
ている。Q4,Q4′は、エミツタフオロア用NPNトランジス
タである。Q4,Q4′のエミツタには、負荷容量CL,CL′と
本発明の半導体電流源回路１−Ｃのパルス電流源部３−
Ｃが１つずつ接続されている。又、Q4′のエミツタＰ′
は、Q3のベースにも接続されている。又、トランジスタ
Q1′,R1′からなる電流源回路５−Ｃと、コンデンサ
C2′からなる遅延回路４−Ｃを有する。
このように構成された本発明の作用について説明する。
Q0のベース電位が低電位から高電位に遷移し、引き続き
Q3′のベース電位も低電位から高電位に遷移し、Q3のベ
ース電位よりも高くなると、定電流源I1の電流は、Q3′
に流れる。このため、R3′に電流が流れ、VC′が高電位
から低電位に遷移する。引き続きQ4′のエミツタＰ′も
高電位から低電位に遷移する。この時、負荷容量CL′
は、前記Ｐ′点の遷移時間を遅らせる作用をする。すな
わち、CL′に蓄積された電荷を引き抜く時間が前記遷移
時間を遅らせる原因となる。ところが、本回路で、前記
Ｐ′点の電位が降下する時に、Q2′のベースTO′が低電
位から高電位に遷移し、実施例１で説明した同じ作用に
より、Q2′のコレクタすなわち前記Ｐ′点にパルス大電
流が発生する。このため、このパルス大電流が、負荷容
量CL′に蓄積された電荷をすみやかに引き抜くため、Q
4′のエミツタＰ′は、非常に速く下降する。又、Q3の
ベースも同時に、すみやかに下降する。
Q0のベース電位が低電位から高電位に遷移し、引き続き
Q3′のベース電位も低電位から高電位に遷移し、Q3のベ
ース電位よりも高くなると、定電流源I1の電流は、Q3′
に流れる。このため、R3′に電流が流れ、VC′が高電位
から低電位に遷移する。引き続きQ4′のエミツタＰ′も
高電位から低電位に遷移する。この時、負荷容量CL′
は、前記Ｐ′点の遷移時間を遅らせる作用をする。すな
わち、CL′に蓄積された電荷を引き抜く時間が前記遷移
時間を遅らせる原因となる。ところが、本回路で、前記
Ｐ′点の電位が降下する時に、Q2′のベースTO′が低電
位から高電位に遷移し、実施例１で説明した同じ作用に
より、Q2′のコレクタすなわち前記Ｐ′点にパルス大電
流が発生する。このため、このパルス大電流が、負荷容
量CL′に蓄積された電荷をすみやかに引き抜くため、Q
4′のエミツタＰ′は、非常に速く下降する。又、Q3の
ベースも同時に、すみやかに下降する。
Q0のベース電位が高電位から低電位に遷移した場合に、
Q3′のベース電位が高電位から低電位に、Q3のベース電
位が低電位から高電位に遷移する。この遷移する間に、
Q2のコレクタＰにパルス電流を発生をさせ、Q4のエミツ
タの電位の下降をすみやかに行う作用は、本回路は対象
性を有するからQ0のベース電位が低電位から高電位に遷
移した場合と同様である。
Q3′のベース電位が高電位から低電位に、Q3のベース電
位が低電位から高電位に遷移する。この遷移する間に、
Q2のコレクタＰにパルス電流を発生をさせ、Q4のエミツ
タの電位の下降をすみやかに行う作用は、本回路は対象
性を有するからQ0のベース電位が低電位から高電位に遷
移した場合と同様である。
実施例４ 第８図に示す。同図は、本発明に係る半導体電流源回路
１−Ｄを使用し、エミツタ結合形論理回路を構成してい
る。Q5I（Ｉ＝１〜ｍ）は、ダブルエミツタNPNトランジ
スタで、それぞれの片側のエミツタは、NPNトランジス
タQ6のエミツタと結合し、差動増幅器を構成している。
前記Q5I（Ｉ＝１〜ｍ）のそれぞれのもう片方のエミツ
タは、Q2のベースTOに接続され、本発明の半導体電流源
回路１−Ｄの電位伝達回路２−Ｄを構成している。Q6の
ベースには一定の基準電圧VBBを加えている。負荷抵抗R
4は、Q5I（Ｉ＝１〜ｍ）が飽和しない値に選んである。
Q7のエミツタＰには、負荷容量CLと実施例１の回路（第
６図）が接続されている。このように構成された本発明
の作用を説明する。最初Q5I（Ｉ＝１〜ｍ）のすべての
ベース電位が低電位状態にあるとする、今、Q5I（Ｉ＝
１〜ｍ）のうち、少なくとも１つ以上のベース電位が、
低電位から高電位に遷移し、VBBより高くなると、I1の
電流は抵抗R4に流れ、VC1の電位は高電位から低電位に
遷移する。引き続き、Q7のエミツタＰも高電位から低電
位に遷移する。この時、負荷容量CLは、前記Ｐ点の遷移
時間を遅らせる作用をする。すなわち、CLに蓄積された
電荷を引き抜く時間が、前記遷移時間を遅らせる原因と
なる。ところが、本回路で、前記Ｐ点の電位が降下する
時に、Q2のベース電位TOが低電位から高電位に遷移し、
実施例１で説明した同じ作用により、Q2のコレクタすな
わち前記Ｐ点にパルス大電流が発生する。このため、こ
のパルス大電流が、負荷容量CLに蓄積された電荷をすみ
やかに引き抜くため、Q4のエミツタＰは、非常に速く下
降する。本回路は、上記効果を有するとともに、定常状
態では、前記パルス大電流は流れないので、低消費電力
化が可能である。
１−Ｄを使用し、エミツタ結合形論理回路を構成してい
る。Q5I（Ｉ＝１〜ｍ）は、ダブルエミツタNPNトランジ
スタで、それぞれの片側のエミツタは、NPNトランジス
タQ6のエミツタと結合し、差動増幅器を構成している。
前記Q5I（Ｉ＝１〜ｍ）のそれぞれのもう片方のエミツ
タは、Q2のベースTOに接続され、本発明の半導体電流源
回路１−Ｄの電位伝達回路２−Ｄを構成している。Q6の
ベースには一定の基準電圧VBBを加えている。負荷抵抗R
4は、Q5I（Ｉ＝１〜ｍ）が飽和しない値に選んである。
Q7のエミツタＰには、負荷容量CLと実施例１の回路（第
６図）が接続されている。このように構成された本発明
の作用を説明する。最初Q5I（Ｉ＝１〜ｍ）のすべての
ベース電位が低電位状態にあるとする、今、Q5I（Ｉ＝
１〜ｍ）のうち、少なくとも１つ以上のベース電位が、
低電位から高電位に遷移し、VBBより高くなると、I1の
電流は抵抗R4に流れ、VC1の電位は高電位から低電位に
遷移する。引き続き、Q7のエミツタＰも高電位から低電
位に遷移する。この時、負荷容量CLは、前記Ｐ点の遷移
時間を遅らせる作用をする。すなわち、CLに蓄積された
電荷を引き抜く時間が、前記遷移時間を遅らせる原因と
なる。ところが、本回路で、前記Ｐ点の電位が降下する
時に、Q2のベース電位TOが低電位から高電位に遷移し、
実施例１で説明した同じ作用により、Q2のコレクタすな
わち前記Ｐ点にパルス大電流が発生する。このため、こ
のパルス大電流が、負荷容量CLに蓄積された電荷をすみ
やかに引き抜くため、Q4のエミツタＰは、非常に速く下
降する。本回路は、上記効果を有するとともに、定常状
態では、前記パルス大電流は流れないので、低消費電力
化が可能である。
実施例５ 第９図は、本発明に係る半導体電流源回路１−Ｅを使用
したドライバ回路図で、実施例４の回路（ｍ＝２の場
合）をｎ個列にしたもので、第８図の回路と同一部分に
は、同一符号を付してある。D2I（Ｉ＝１〜ｎ）はレベ
ルシフト用ダイオードである。これらｎ個のダイオード
は、メモリのデイジツト線を選択するためのNPNトラン
ジスタQ8I,Q9I,Q10I（Ｉ＝１〜ｎ）のベースに接続して
いる。CLI（Ｉ＝１〜ｎ）は、前記ダイオードD2I（Ｉ＝
１〜ｎ）に接続される寄生容量である。I2,I3,I4は定電
流源である。
したドライバ回路図で、実施例４の回路（ｍ＝２の場
合）をｎ個列にしたもので、第８図の回路と同一部分に
は、同一符号を付してある。D2I（Ｉ＝１〜ｎ）はレベ
ルシフト用ダイオードである。これらｎ個のダイオード
は、メモリのデイジツト線を選択するためのNPNトラン
ジスタQ8I,Q9I,Q10I（Ｉ＝１〜ｎ）のベースに接続して
いる。CLI（Ｉ＝１〜ｎ）は、前記ダイオードD2I（Ｉ＝
１〜ｎ）に接続される寄生容量である。I2,I3,I4は定電
流源である。
このように構成された本回路において、Q51IとQ52I（Ｉ
＝１〜ｎ）の２個のNPNトランジスタのベース電位が共
に低電位になるのは、ｎ個のカレントスイツチのうちで
１個のみである。仮にＩ＝１の場合とする。この状態か
らQ51IとQ52Iのうち少なくとも１つ以上のベース電位が
低電位から高電位に遷移し、VBBより高くなると、信号
線P1の電位が下降する。この場合、本発明の作用が、信
号線容量CL1に蓄積された電荷をすみやかに抜き取り、
信号線P1の電位下降を速めることにあることは、実施例
４と全く同様である。
＝１〜ｎ）の２個のNPNトランジスタのベース電位が共
に低電位になるのは、ｎ個のカレントスイツチのうちで
１個のみである。仮にＩ＝１の場合とする。この状態か
らQ51IとQ52Iのうち少なくとも１つ以上のベース電位が
低電位から高電位に遷移し、VBBより高くなると、信号
線P1の電位が下降する。この場合、本発明の作用が、信
号線容量CL1に蓄積された電荷をすみやかに抜き取り、
信号線P1の電位下降を速めることにあることは、実施例
４と全く同様である。
実施例６ 第10図に実施例を示す。同図は、本発明に係る半導体電
流源回路１−Ｆを使用し、ワード線駆動回路を構成して
いる。NPNトランジスタQ6J（Ｊ＝１〜K,Kは１以上の整
数）のベースには、一定の基準電圧VBBを加えている。
流源回路１−Ｆを使用し、ワード線駆動回路を構成して
いる。NPNトランジスタQ6J（Ｊ＝１〜K,Kは１以上の整
数）のベースには、一定の基準電圧VBBを加えている。
I1J（Ｊ＝１〜Ｋ）は定電流源である。NPNトランジスタ
Q51J,Q52J（Ｊ＝１〜Ｋ）は、NPNトランジスタQ6J（Ｊ
＝１〜Ｋ）とエミツタ結合し、差動増幅器を構成してい
る。抵抗4J,R5J（Ｊ＝１〜Ｋ）は、Q51J,Q52J（Ｊ＝１
〜Ｋ）が飽和しない値に選んである。Q7J（Ｊ＝１〜
Ｋ）はエミッタフオロア用トランジスタである。Q7J
（Ｊ＝１〜Ｋ）のエミツタには、ワード線の負荷容量CL
J（Ｊ＝１〜Ｋ），メモリセルアレーCELLJ（Ｊ＝１〜
Ｋ），および半導体電流源回路１−Ｆが接続されてい
る。この半導体電流源回路１−Ｆは、レベルシフトダイ
オードD1Jとレベルシフト抵抗R2Jおよびスピードアツプ
コンデンサC1Jからなる電位伝達回路２−F,NPNトランジ
スタQ2Jからなるパルス電流源回路３−F,コンデンサC2J
からなる遅延回路４−ＦおよびNPNトランジスタQ1Jと抵
抗R1Jからなる定電流源回路５−Ｆで構成している。第1
0図において前記電位伝達回路２−Ｆの入力は、前記Q6J
（Ｊ＝１〜Ｋ）のコレクタVC2J（Ｊ＝１〜Ｋ）に接続さ
れている。
Q51J,Q52J（Ｊ＝１〜Ｋ）は、NPNトランジスタQ6J（Ｊ
＝１〜Ｋ）とエミツタ結合し、差動増幅器を構成してい
る。抵抗4J,R5J（Ｊ＝１〜Ｋ）は、Q51J,Q52J（Ｊ＝１
〜Ｋ）が飽和しない値に選んである。Q7J（Ｊ＝１〜
Ｋ）はエミッタフオロア用トランジスタである。Q7J
（Ｊ＝１〜Ｋ）のエミツタには、ワード線の負荷容量CL
J（Ｊ＝１〜Ｋ），メモリセルアレーCELLJ（Ｊ＝１〜
Ｋ），および半導体電流源回路１−Ｆが接続されてい
る。この半導体電流源回路１−Ｆは、レベルシフトダイ
オードD1Jとレベルシフト抵抗R2Jおよびスピードアツプ
コンデンサC1Jからなる電位伝達回路２−F,NPNトランジ
スタQ2Jからなるパルス電流源回路３−F,コンデンサC2J
からなる遅延回路４−ＦおよびNPNトランジスタQ1Jと抵
抗R1Jからなる定電流源回路５−Ｆで構成している。第1
0図において前記電位伝達回路２−Ｆの入力は、前記Q6J
（Ｊ＝１〜Ｋ）のコレクタVC2J（Ｊ＝１〜Ｋ）に接続さ
れている。
以下本発明回路の作用を説明する。本回路においてQ51
J,Q52J（Ｊ＝１〜Ｋ）の２個のトランジスタのベース電
位が共に低電位になるのは、Ｋ個のワード線駆動回路の
うちで１個のみである。この時、ワード線が選択され
る。今仮にＪ＝１すなわち１番目のワード線P1が選択さ
れているとする。この状態で、Q511,Q521のベース電位
はともにVBBより低電位のため、定電流源I11の電流は、
Q61,Q51に流れVC21は低電位にある。又、VC11およびP1
は高電位になつている。この状態から、Q511,Q521のう
ち、少なくとも１つ以上のベース電位が低電位から高電
位に遷移し、VBBより高くなると、I11の電流は抵抗R41
に流れ、VC11の電位は、高電位から低電位に遷移する。
引き続き、Q71のエミツタおよびワード線P1も高電位か
ら低電位に遷移する。この時、負荷容量CL1は、前記ワ
ード線P1の遷移時間を遅らせる作用する。すなわち、CL
1に蓄積された電荷を引き抜く時間が、前記遷移時間を
遅らせる原因となる。ところが、前記Ｐ点の電位が降下
する時に、Q61のコレクタVC21が、低電位から高電位に
遷移する。引き続きQ21のベースTO1も低電位から高電位
に遷移する。このため、実施例１で説明した同じ作用に
より、Q21のコレクタすなわち前記P1点にパルス大電流
が発生する。このため、このパルス大電流が負荷容量CL
に蓄積された電荷をすみやかに引き抜くため、ワード線
P1は、非常に速く下降する。本回路は、上記効果を有す
るとともに、定常状態では、前記パルス大電流は流れな
いので、低消費電力化が可能である。
J,Q52J（Ｊ＝１〜Ｋ）の２個のトランジスタのベース電
位が共に低電位になるのは、Ｋ個のワード線駆動回路の
うちで１個のみである。この時、ワード線が選択され
る。今仮にＪ＝１すなわち１番目のワード線P1が選択さ
れているとする。この状態で、Q511,Q521のベース電位
はともにVBBより低電位のため、定電流源I11の電流は、
Q61,Q51に流れVC21は低電位にある。又、VC11およびP1
は高電位になつている。この状態から、Q511,Q521のう
ち、少なくとも１つ以上のベース電位が低電位から高電
位に遷移し、VBBより高くなると、I11の電流は抵抗R41
に流れ、VC11の電位は、高電位から低電位に遷移する。
引き続き、Q71のエミツタおよびワード線P1も高電位か
ら低電位に遷移する。この時、負荷容量CL1は、前記ワ
ード線P1の遷移時間を遅らせる作用する。すなわち、CL
1に蓄積された電荷を引き抜く時間が、前記遷移時間を
遅らせる原因となる。ところが、前記Ｐ点の電位が降下
する時に、Q61のコレクタVC21が、低電位から高電位に
遷移する。引き続きQ21のベースTO1も低電位から高電位
に遷移する。このため、実施例１で説明した同じ作用に
より、Q21のコレクタすなわち前記P1点にパルス大電流
が発生する。このため、このパルス大電流が負荷容量CL
に蓄積された電荷をすみやかに引き抜くため、ワード線
P1は、非常に速く下降する。本回路は、上記効果を有す
るとともに、定常状態では、前記パルス大電流は流れな
いので、低消費電力化が可能である。
以上説明した如く、本発明の半導体電流源回路は、電位
伝達回路の入力電位が低電位から高電位に遷移する時、
電位伝達回路の出力電位と遅延回路の入力電位との電位
差が広がると同時に、電位変化分を大電流に変えて、パ
ルス大電流を発生する。このパルス大電流を電位変化す
る信号線に流し、信号線容量の電荷をすみやかに引き抜
くことが出来る。このため信号線の電位降下を短縮出
来、高速動作せしめることが出来る。しかも定常状態で
は、前記大電流は流れないので低消費電力化出来、その
特徴を遺憾なく発揮することが出来る。
伝達回路の入力電位が低電位から高電位に遷移する時、
電位伝達回路の出力電位と遅延回路の入力電位との電位
差が広がると同時に、電位変化分を大電流に変えて、パ
ルス大電流を発生する。このパルス大電流を電位変化す
る信号線に流し、信号線容量の電荷をすみやかに引き抜
くことが出来る。このため信号線の電位降下を短縮出
来、高速動作せしめることが出来る。しかも定常状態で
は、前記大電流は流れないので低消費電力化出来、その
特徴を遺憾なく発揮することが出来る。
第１図は従来のエミツタ結合形論理回路を示した図、第
２図は本発明の原理を説明する回路構成図、第３図は第
２図の回路構成の動作説明図、第４図は本発明の第１の
実施例を示す図、第５図は本発明の第１の実施例の効果
を示す図、第６図は本発明の第２の実施例を示す図、第
７図は本発明の第３の実施例を示す図、第８図は本発明
の第４の実施例を示す図、第９図は本発明の第５の実施
例を示す図、第10図は本発明の第６の実施例を示す図で
ある。 １……半導体電流源回路、２……電位伝達回路、３……
パルス電流源回路、４……電流源回路、５……遅延回
路、Q0〜Q7,Q1′〜Q4′,Q5I（Ｉ＝１〜ｍ）,Q7I,Q8I,Q9
I,Q10I（Ｉ＝１〜ｎ）……NPNトランジスタ、R1〜R4,R
1′〜R4′,R4J,R5J（Ｊ＝１〜Ｋ）……抵抗、C1,C2,CL,
C1′,C2′,CL′,CLI（Ｉ＝１〜ｎ）……容量、D1,D1′,
D2I（Ｉ＝１〜ｎ）……ダイオード。
２図は本発明の原理を説明する回路構成図、第３図は第
２図の回路構成の動作説明図、第４図は本発明の第１の
実施例を示す図、第５図は本発明の第１の実施例の効果
を示す図、第６図は本発明の第２の実施例を示す図、第
７図は本発明の第３の実施例を示す図、第８図は本発明
の第４の実施例を示す図、第９図は本発明の第５の実施
例を示す図、第10図は本発明の第６の実施例を示す図で
ある。 １……半導体電流源回路、２……電位伝達回路、３……
パルス電流源回路、４……電流源回路、５……遅延回
路、Q0〜Q7,Q1′〜Q4′,Q5I（Ｉ＝１〜ｍ）,Q7I,Q8I,Q9
I,Q10I（Ｉ＝１〜ｎ）……NPNトランジスタ、R1〜R4,R
1′〜R4′,R4J,R5J（Ｊ＝１〜Ｋ）……抵抗、C1,C2,CL,
C1′,C2′,CL′,CLI（Ｉ＝１〜ｎ）……容量、D1,D1′,
D2I（Ｉ＝１〜ｎ）……ダイオード。
Claims (1)
- 【請求項１】エミッタ電極が共通に接続された第１のバ
イポーラトランジスタと第２のバイポーラトランジスタ
とからなり、上記第１のバイポーラトランジスタのベー
ス電極と上記第２のバイポーラトランジスタのベース電
極と電位差に応じた出力電圧が上記第１のバイポーラト
ランジスタのコレクタ電極及び上記第２のバイポーラト
ランジスタのコレクタ電極から取り出されるように構成
されたエミッタ結合型論理回路と、 ベース電極が上記第１のバイポーラトランジスタのコレ
クタ電極に接続され、上記エミッタ結合型論理回路の一
方の出力を受ける第１のエミッタフォロワ回路と、 ベース電極が上記第２のバイポーラトランジスタのコレ
クタ電極に接続され、上記エミツタ結合型論理回路の他
方の出力を受ける第２のエミッタフォロワ回路と、 ダイオードと容量とが並列に接続されるとともに、該ダ
イオードのアノード電極が上記第２のエミッタフォロワ
回路の出力に接続され、上記第２のエミッタフォロワ回
路の出力を実質的に遅延することなく伝達する電位伝達
回路と、 ベースが該電位伝達回路の出力に接続され、コレクタが
上記第１のエミッタフォロワ回路の出力と負荷容量とに
接続されたる第３のバイポーラトランジスタからなるパ
ルス電流源回路と、 コレクタが該第３のバイポーラトランジスタのエミッタ
に接続された第４のトランジスタと該第４のトランジス
タのエミッタに接続された抵抗とを有する定電流回路
と、 該電流回路と並列に接続された容量素子からなり、上記
電位伝達回路の出力による上記第３のバイポーラトラン
ジスタのエミッタ電極の電位変化を遅延させ、該負荷容
量に蓄積されていた電荷を引き抜く遅延回路とを有する
ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058268A JPH0761000B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59058268A JPH0761000B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60203018A JPS60203018A (ja) | 1985-10-14 |
| JPH0761000B2 true JPH0761000B2 (ja) | 1995-06-28 |
Family
ID=13079422
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59058268A Expired - Lifetime JPH0761000B2 (ja) | 1984-03-28 | 1984-03-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0761000B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297425A (ja) * | 1985-10-23 | 1987-05-06 | Nec Corp | 電流切替型論理回路 |
| JPH0666679B2 (ja) * | 1990-01-31 | 1994-08-24 | 株式会社東芝 | Ｅｃｌ論理回路 |
| KR930015341A (ko) * | 1991-12-24 | 1993-07-24 | 경상현 | 능동부하를 사용한 ecl 논리회로 |
| CN117055674B (zh) * | 2023-09-11 | 2025-12-02 | 河北工业大学 | 一种具有高切换速率的双极性脉冲恒流源 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50134356A (ja) * | 1974-04-10 | 1975-10-24 | ||
| JPS5862939A (ja) * | 1981-10-09 | 1983-04-14 | Hitachi Ltd | 論理回路 |
-
1984
- 1984-03-28 JP JP59058268A patent/JPH0761000B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60203018A (ja) | 1985-10-14 |
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