JPH04332056A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロコンピュータに
関する。

【０００２】

【従来の技術】マイクロプロセッサあるいは１チップマ
イクロコンピュータ等を含むマイクロコンピュータにお
いては、年々集積度の向上に伴い、アドレッシング可能
なプログラムメモリ空間あるいは内蔵プログラムメモリ
容量が増大し、また、さまざまな周辺機能内蔵による時
分割制御など、ますます複雑な制御を行うことが可能と
なってきている。また、応用分野も、これに伴ない家電
など身近な民生分野から、情報処理装置，通信機器，自
動車のエンジンコントロールなど、多岐に亘っており、
これらの制御の中枢となるマイクロコンピュータのプロ
グラムが暴走するなどの異常動作が発生した場合には、
これをいち早く検出する事は非常に重要になってきてい
る。

【０００３】従来、何らかの外的要因あるいは当初予期
しなかったような特殊条件などにより、プログラムが無
限ループに入るなど暴走した場合、これを検出する回路
としてはウォッチドッグタイマが知られている。ウォッ
チドッグタイマは、所定のクロックソースをカウントし
て、一定時間ごとにオーバーフローすることにより、マ
イクロコンピュータに対する割込み、またはリセット信
号を発生するインターバルタイマで、プログラムにより
クリアすることができる。すなわちプログラム実行にお
ける一連の処理が所定時間内に終了しない場合に、この
状態をプログラム実行異常とみなして割り込み信号を発
生したり、内部リセット信号を発生する機能を持った回
路である。従来におけるウォッチドッグタイマの構成を
図４に示す。

【０００４】図４において、インターバルタイマ５は、
クロック１０７を入力してカウントする所定ビット長の
ウォッチドッグタイマで、オーバーフロー信号１０９は
、割り込み信号またはリセット信号として出力され、マ
イクロコンピュータに対して割り込みまたはリセットが
かかる。また、前記インターバルタイマ５は、カウント
動作中に、クリア命令１０８が入力されるとクリアされ
る。従って、図５（ａ）および（ｂ）のプログラムの流
れ図に示されるように、プログラム処理ルーチン中に、
インターバルタイマ（ウォッチドッグタイマ）がオーバ
ーフローするより短い周期で、クリア命令３０１，３０
２，３０３および３０４を適宜配置しておくことにより
、プログラムが正しい処理ルーチンで実行されている場
合には、これらのクリア命令によりインターバルタイマ
がクリアされ、オーバーフローが発生しないが、もし何
らかの原因でプログラムが暴走し、図５（ｂ）の■のよ
うに無限ループに入った場合には、クリア命令が実行さ
れないためにオーバーフローし、割り込みまたはリセッ
トが発生して異常状態から抜け出すことができる。 実際のプログラム処理ルーチンは、図５（ｂ）に示され
る処理ルーチン例よりも複雑であり、途中でサブルーチ
ンや周辺機能からの割り込み処理ルーチンなどに分岐さ
れているので、これらの分岐処理時間も考慮して、クリ
ア命令を配置する必要があるが、本筋を離れるので簡単
のために省略した。

【０００５】

【発明が解決しようとする課題】上述した従来のマイク
ロコンピュータにおけるウォッチドッグタイマの対暴走
機能は、図５（ｂ）に示される■のように、クリア命令
を含まない無限ループに入った場合には有効であるが、
図５（ｂ）の■のようにクリア命令を含む部分のプログ
ラムで無限ループに入った場合には、ウォッチドッグタ
イマがクリアされるため、暴走状態にもかかわらず無限
ループから抜け出すことが出来ないという欠点がある。

【０００６】

【課題を解決するための手段】本発明のマイクロコンピ
ュータは、所定のクロックソースを入力として、所定ク
ロック数カウント後にリセット信号または割り込み信号
を発生し、所定のクリア信号によりカウンタ値がクリア
されるインターバルタイマと、所定の第１のクリア命令
実行ならびに第２のクリア命令実行が交互に実行された
ときに前記クリア信号を発生し、同一のクリア命令が続
けて実行されても前記クリア信号を発生しないクリア信
号発生回路とを有している。

【０００７】

【実施例】次に本発明について図面を参照して説明する
。図１は本発明の一実施例を示すブロック図である。 図１において、インターバルタイマ４は、所定のクロッ
ク１０６に基づきカウント動作を行い、所定カウント数
を越えるとオーバーフロー信号１０７を発生する所定ビ
ット長のインターバルタイマである。ラッチ２は、Ｓ端
子に入力されるクリア命令（１）１０１によってセット
され、Ｒ端子に入力されるクリア命令（２）１０２によ
ってクリアされて、ラッチ２の状態がセットであるかク
リアであるかを示す出力信号１０４をＱ端子より出力す
る。パルス発生回路３は、ラッチ２のＱ端子より出力さ
れる出力信号１０４の立ち上がりと立ち下がりのエッジ
を検出して、インターバルタイマ４に対するクリア信号
１０５を生成して出力する。そして、これらのラッチ２
およびパルス発生回路３により、クリア信号発生回路１
が形成されている。

【０００８】また、マイクロコンピュータの処理開始の
ためのリセットの場合、またはインターバルタイマ４が
オーバーフローして、割り込みが発生した場合には、リ
セット信号／割り込み信号１０３の入力に対応して、ラ
ッチ２はクリアされ初期化される。

【０００９】次に、図２（ａ）および（ｂ）と、図３（
ａ），（ｂ），（ｃ）および（ｄ）に基づいてプログラ
ムの実行について説明する。説明を簡単にするために、
図２（ａ）の矢印で示したようなプログラム実行の流れ
で、一連の処理を繰り返えすものとする。この時、図１
におけるインターバルタイマ４のオーバーフロー時間Ｔ
以内の時間間隔で、クリア命令（１）２０１とクリア命
令（２）２０２とを置く。例えば、図２（ａ）のように
、正常時には、Ａ番地→Ｂ番地→Ｃ番地→Ｄ番地→Ａ番
地を、この順に各間隔が前記時間Ｔ以内にアクセスする
ような場合には、図２（ｂ）に示されるように、Ａ番地
とＣ番地にクリア命令（１）２０１および２０３を置き
、Ｂ番地とＤ番地にクリア命令（２）２０２および２０
４を置く。マイクロコンピュータに対するリセット入力
により、リセット信号１０３がラッチ２に入力されイニ
シャライズされる。また、リセット信号１０３によりイ
ンターバル４のカウント値はすべてクリアされる。 マイクロコンピュータが正常動作して、プログラムを正
常のシーケンスで実行する場合には、まずＡ番地に置い
たクリア命令（１）２０１を実行すると、ラッチ２のＱ
端子の出力信号１０４が“１”にセットされ、出力信号
１０４の立ち上がりがパルス発生回路３により検出され
てクリア信号１０５を発生し、インターバル４がクリア
される。次に、インターバルタイマ４がオーバーフロー
するまでの時間Ｔ以内にＢ番地に置かれたクリア命令（
２）２０２を実行することにより、ラッチ２の出力信号
１０４が“０”にクリアされ、ラッチ２の出力信号１０
４の立ち下がりが、パルス発生回路３により検出されて
、インターバル４に対するクリア信号１０５が発生され
る。同様に、Ｃ番地，Ｄ番地，Ａ番地…と、順次上述の
動作が繰り返される。

【００１０】次に、Ａ番地及びＢ番地実行後に、図２（
ｂ）に示される■のような無限ループに入った場合につ
いて説明する。Ａ番地及びＢ番地実行後には、ラッチ２
の出力信号１０４は“０”になっている。この状態にお
いて、図２（ｂ）の■のような無限ループに入った場合
に、時間Ｔを経過してもいずれのクリア命令も実行され
ないため、インターバル４のオーバーフローにより、割
り込みまたはリセットが発生し、異常動作が検出される
。

【００１１】次に、図３（ａ），（ｂ），（ｃ）および
（ｄ）に示されるタイミング図を用いて、図２（ｂ）の
■のような無限ループに入った場合について説明する。 Ａ番地，Ｂ番地，Ｃ番地と正常なシーケンスを実行した
後に、プログラムの実行に異常が起こり、Ｃ番地を含ん
だ■の無限ループに入った場合、従来のウォッチドッグ
タイマでは、Ｃ番地に置いたクリア命令が実行されて、
動作異常が検出されなかった。

【００１２】本実施例においては、同じ様にプログラム
の実行に異常が起きた場合、図３（ａ），（ｂ），（ｃ
）および（ｄ）に示されるように、直前に行ったＣ番地
のクリア命令（１）２０３によるクリア信号（１）によ
ってラッチ２の出力信号１０４は“１”にセットされて
いる。プログラムの異常なシーケンスにおいては、この
状態においてＣ番地の命令を何度も繰り返すことになる
。即ち、ラッチ２の出力信号１０４を“１”にセットす
る命令を実行する。しかしながら、ラッチ２はすでに“
１”にセットされているため、ラッチ２の出力信号１０
４の状態は変化せず、図３（ｄ）に示されるように、パ
ルス発生回路３からはインターバルタイマ４に対するク
リア信号１０５は発生されない。従って、インターバル
タイムは、図３（ａ）および（ｄ）に示されるように、
時間Ｔ以内においてクリアされないため、オーバーフロ
ーが発生し、オーバーフロー信号１０７が出力されて、
動作異常が検出される。

【００１３】

【発明の効果】以上説明したように、本発明はインター
バルタイマ（ウォッチドッグタイマ）をクリアする際に
、第１のクリア命令と第２のクリア命令が交互に実行さ
れないと、インターバルタイマがクリアされないように
するために、従来のウォッチドッグタイマに対して、前
回のクリア命令がどれであったかを記憶するためのラッ
チと、ラッチの内容の変化によりクリア信号を発生する
パルス発生回路とを付加することにより、プログラムの
無限ループを、より確実に検出することができるという
効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】本実施例におけるプログラムの流れを示す図で
ある。

【図３】本実施例における信号のタイミング図である。

【図４】従来例を示すブロック図である。

【図５】従来例におけるプログラムの流れを示す図であ
る。

【符号の説明】

１　　　　クリア信号発生回路 ２　　　　ラッチ ３　　　　パルス発生回路 ４，５　　　　インターバルタイマ

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　所定のクロックソースを入力として、
   所定クロック数カウント後にリセット信号または割り込
   み信号を発生し、所定のクリア信号によりカウンタ値が
   クリアされるインターバルタイマと、所定の第１のクリ
   ア命令ならびに第２のクリア命令が交互に実行されたと
   きに前記クリア信号を発生し、同一のクリア命令が続け
   て実行されても前記クリア信号を発生しないクリア信号
   発生回路と、を備えることを特徴とするマイクロコンピ
   ュータ。