JPS5844261B2 - サブル−チン動作障害検出装置 - Google Patents
サブル−チン動作障害検出装置Info
- Publication number
- JPS5844261B2 JPS5844261B2 JP52125845A JP12584577A JPS5844261B2 JP S5844261 B2 JPS5844261 B2 JP S5844261B2 JP 52125845 A JP52125845 A JP 52125845A JP 12584577 A JP12584577 A JP 12584577A JP S5844261 B2 JPS5844261 B2 JP S5844261B2
- Authority
- JP
- Japan
- Prior art keywords
- subroutine
- signal
- circuit
- output
- counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Landscapes
- Executing Machine-Instructions (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
本発明はマイクロプログラムによって制御される情報処
理装置において、サブルーチン動作時の障害を検出する
装置に関する。
理装置において、サブルーチン動作時の障害を検出する
装置に関する。
マイクロプログラムによって制御される情報処理装置、
例えば入出力制御装置等において、サブルーチン命令実
行中にそのサブルーチンの多重度がプログラム作成上の
誤りあるいはマイクロプロセッサのハード上の誤動作等
により許容多重度を越えた場合、もしくはサブルーチン
実行中でないのにリターン命令が発生した場合、これを
検出し誤ま・りの表示をすることはソフトウェアで検出
システムを構成することにより実現可能であり、大型の
コンピュータシステムにおいては、これが従来より実際
に行われていた。
例えば入出力制御装置等において、サブルーチン命令実
行中にそのサブルーチンの多重度がプログラム作成上の
誤りあるいはマイクロプロセッサのハード上の誤動作等
により許容多重度を越えた場合、もしくはサブルーチン
実行中でないのにリターン命令が発生した場合、これを
検出し誤ま・りの表示をすることはソフトウェアで検出
システムを構成することにより実現可能であり、大型の
コンピュータシステムにおいては、これが従来より実際
に行われていた。
しかしながら、マイクロプログラムによって制御する装
置において、このような検出ソフトウェアを実現するこ
とはソフトウェアの負担が大きくなる点で、問題があっ
た。
置において、このような検出ソフトウェアを実現するこ
とはソフトウェアの負担が大きくなる点で、問題があっ
た。
従って、本発明は上述の如きサブルーチン動作時の障害
をハードウェア的に検出する簡単な構成の装置を提供す
ることを目的としている。
をハードウェア的に検出する簡単な構成の装置を提供す
ることを目的としている。
この目的を遠戚する本発明の特徴は、マイクロプログラ
ムによって制御される情報処理装置のサブルーチン動作
時の障害を検出する装置であって、サブルーチン実行中
であることを表わす信号発生手段と、該信号の反転信号
とリターン命令信号との論理積を出力する手段と、該論
理積出力に応じてエラー信号を発生する手段とを備えた
ことにある。
ムによって制御される情報処理装置のサブルーチン動作
時の障害を検出する装置であって、サブルーチン実行中
であることを表わす信号発生手段と、該信号の反転信号
とリターン命令信号との論理積を出力する手段と、該論
理積出力に応じてエラー信号を発生する手段とを備えた
ことにある。
以下図面を用いて本発明の詳細な説明する。
第1図はサブルーチンジャンプ及びリターン動作を説明
する図である。
する図である。
この図に示すように、メインルーチン実行中にサブルー
チンジャンプ命令(SSJ)が発生すると最初のサブル
ーチンSROにジャンプしてこれが実行され、このサブ
ルーチンSRO実行中にSSJ命令が発生すると次のサ
ブルーチンSR1にジャンプし、さらにこのサブルーチ
ンSR1でSSJ命令が発生すると次のサブルーチンS
R2ヘジャンプするというように多重度が増加して行く
。
チンジャンプ命令(SSJ)が発生すると最初のサブル
ーチンSROにジャンプしてこれが実行され、このサブ
ルーチンSRO実行中にSSJ命令が発生すると次のサ
ブルーチンSR1にジャンプし、さらにこのサブルーチ
ンSR1でSSJ命令が発生すると次のサブルーチンS
R2ヘジャンプするというように多重度が増加して行く
。
第1図の場合、多重度は8回まで許容されており、これ
が9回になると禁止多重度領域に入り、問題が生じる。
が9回になると禁止多重度領域に入り、問題が生じる。
また、各サブルーチンにおいてリターン命令(RTRN
)が発生するとその前のサブルーチンあるいはメインル
ーチンに戻り多重度が減少して行く。
)が発生するとその前のサブルーチンあるいはメインル
ーチンに戻り多重度が減少して行く。
第2図は本発明の一実施例におけるサブルーチンカウン
タ部分のブロック図を表わしている。
タ部分のブロック図を表わしている。
この図において、1はサブルーチンカウンタであり、サ
ブルーチンの多重度を計数するアップダウンカウンタで
ある。
ブルーチンの多重度を計数するアップダウンカウンタで
ある。
このカウンタ1は4ビツトの出力5UBO,5UBI
、5UB2.5UB3を有しており、これらの出力畔一
般にはサブルーチンの戻り先アドレスを記!しておくバ
ッファのアドレス指示用に用いられるが本実施例ではさ
らに4ビツトの否定入力端子を備えたアンド回路2に印
加される。
、5UB2.5UB3を有しており、これらの出力畔一
般にはサブルーチンの戻り先アドレスを記!しておくバ
ッファのアドレス指示用に用いられるが本実施例ではさ
らに4ビツトの否定入力端子を備えたアンド回路2に印
加される。
アンド回路2の出力はサブルーチンカウンタ1の4ビツ
トの出力が全て“0“の場合即ち最初のサブルーチンS
ROの実行中に“1“となり、この出力は5UBALL
O信号として後述する障害検出回路のアンド回路11(
第3図)に印加される。
トの出力が全て“0“の場合即ち最初のサブルーチンS
ROの実行中に“1“となり、この出力は5UBALL
O信号として後述する障害検出回路のアンド回路11(
第3図)に印加される。
この信号5UBALLOを否定回路3により反転した信
号米5UBALLOはナンド回路4の一方の入力端子に
印加される。
号米5UBALLOはナンド回路4の一方の入力端子に
印加される。
ナンド回路4の他方の入力端子には各サブルーチンのリ
ターン命令が発生した場合にそのデコード信号、即ち、
DCDRTRN信号が印加される。
ターン命令が発生した場合にそのデコード信号、即ち、
DCDRTRN信号が印加される。
従ってナンド回路4の出力は最初のサブルーチンS、
ROを除いた各サブルーチンにおけるリターン命令毎に
“0“となり、その他の場合は全て“1“となる。
ROを除いた各サブルーチンにおけるリターン命令毎に
“0“となり、その他の場合は全て“1“となる。
このナンド回路4の出力は否定入力端子を有するオア回
路5を通ることによって反転され、アンド回路6の一つ
の入力端子に印加される。
路5を通ることによって反転され、アンド回路6の一つ
の入力端子に印加される。
また、オア回路5には、SSJ命令が発生した場合にこ
れをデコードし反転した米DCD SSJ信号が印加
される。
れをデコードし反転した米DCD SSJ信号が印加
される。
この信号はオア回路50入力部で反転された後アンド回
路6の上記入力端子に印加される。
路6の上記入力端子に印加される。
アント回路6の他の3つの入力端子には、1動作サイク
ル中に2回印加されるクロックパルスCLK、各動作サ
イクルの後半を表わすタイミング信号Tx、及びプログ
ラムの流れがサブルーチン領域内にあることを表わす信
号FTSSJがそれぞれ印加されるように構成されてい
る。
ル中に2回印加されるクロックパルスCLK、各動作サ
イクルの後半を表わすタイミング信号Tx、及びプログ
ラムの流れがサブルーチン領域内にあることを表わす信
号FTSSJがそれぞれ印加されるように構成されてい
る。
そしてアンド回路6の出力端子はサブルーチンカウンタ
1のクロック端子に接続されている。
1のクロック端子に接続されている。
また、サブルーチンカウンタ1のカウントアツプダウン
切替制御端子(U/D )にはDCDRTRN信号が印
加されるように構成されており、該信号が“1“の場合
はカウントダウン、′O“の場合はカウントアツプ動作
をそれぞれ行うように設定されている。
切替制御端子(U/D )にはDCDRTRN信号が印
加されるように構成されており、該信号が“1“の場合
はカウントダウン、′O“の場合はカウントアツプ動作
をそれぞれ行うように設定されている。
次にこのサブルーチンカウンタ1のカウント動作を説明
する。
する。
メインルーチンにおいてSSJ命令が発生するとプログ
ラムはサブルーチンSROにジャンプするが、この場合
、FTSSJ信号が後述する如く“0“であるため、ア
ンド回路6による論理積出力は“0“となる。
ラムはサブルーチンSROにジャンプするが、この場合
、FTSSJ信号が後述する如く“0“であるため、ア
ンド回路6による論理積出力は“0“となる。
従ってカウンタ1にクロックCLKが印加されないため
、その出力は初期設定値(o、o、o、o)のままとな
る。
、その出力は初期設定値(o、o、o、o)のままとな
る。
サブルーチンSROにおいてSSJ命令が発生するとプ
ログラムはサブルーチンSR1にジャンプする。
ログラムはサブルーチンSR1にジャンプする。
この場合は後述するようにFTSSJ信号が“1”とな
っているため、第4図に示す如くクロックCLK、タイ
ミング信号Tx、FTSSJ信号、及びDCDS8J信
号の論理積出力が“1“となり、クロックCLKがカウ
ンタ1に印加される。
っているため、第4図に示す如くクロックCLK、タイ
ミング信号Tx、FTSSJ信号、及びDCDS8J信
号の論理積出力が“1“となり、クロックCLKがカウ
ンタ1に印加される。
その結果カウンタ1はカウントアツプされ、その出力が
(0,0,0,1)となる。
(0,0,0,1)となる。
以下、SSJ命令に応じてカウンタ1は順次カウントア
ツプされる。
ツプされる。
サブルーチン実行中にリターン命令が発生すると実行し
ているサブルーチンがSROではない場合には米5UB
ALLO信号が“1“であるため、ナンド回路4がオン
となってDCDRTRN信号がアンド回路6に印加され
、クロックCLKがカウンタ1に印加される(第4図参
照)。
ているサブルーチンがSROではない場合には米5UB
ALLO信号が“1“であるため、ナンド回路4がオン
となってDCDRTRN信号がアンド回路6に印加され
、クロックCLKがカウンタ1に印加される(第4図参
照)。
この場合、切替制御端子U/DにもDCRTRN信号が
印加されるため、カウンタ1はこのクロックCLKに応
じてカウントダウンする。
印加されるため、カウンタ1はこのクロックCLKに応
じてカウントダウンする。
サブルーチンSROでリターン命令が発生した場合、プ
ログラムはメインルーチンに戻るが、この場合、米5U
BALLO信号が“O“のため、カウンタ1は計数動作
を行わない。
ログラムはメインルーチンに戻るが、この場合、米5U
BALLO信号が“O“のため、カウンタ1は計数動作
を行わない。
なお、第4図において、AはクロックCLK、Bはサブ
ルーチンカウンタ1の内容、CはSSJ命令及びRTR
N命令のデコード信号、Dはタイミング信号Txをそれ
ぞれ表わしている。
ルーチンカウンタ1の内容、CはSSJ命令及びRTR
N命令のデコード信号、Dはタイミング信号Txをそれ
ぞれ表わしている。
第3図は本実施例の障害検出回路部分を示すブロック図
である。
である。
この図において、T及び8はクロックドRSフリップフ
ロップであり、フリップフロップ7はFTSSJ信号及
び米FTSSJ信号を形成するために用いられ、フリッ
プフロップ8は障害発生を表わすエラー信号を形成する
ために用いられる。
ロップであり、フリップフロップ7はFTSSJ信号及
び米FTSSJ信号を形成するために用いられ、フリッ
プフロップ8は障害発生を表わすエラー信号を形成する
ために用いられる。
フリップフロップ7及び8のクロック端子にはそれぞれ
アンド回路9及び10が接続されており、これらのアン
ド回路9及び10にはクロックCLK及びタイミング信
号Txが共に印加されるように構成されている。
アンド回路9及び10が接続されており、これらのアン
ド回路9及び10にはクロックCLK及びタイミング信
号Txが共に印加されるように構成されている。
フリップフロップ7のセット入力端子、リセット入力端
子はそれぞれアンド回路11,120出力端子に接続さ
れている。
子はそれぞれアンド回路11,120出力端子に接続さ
れている。
アンド回路110入力端子にはDCDSSJ信号及び5
UBALLO信号が印加されるように構成されており、
アンド回路120入力端子にはDCDRTRNCD上び
5UBALLO信号が印加されるように構成されている
。
UBALLO信号が印加されるように構成されており、
アンド回路120入力端子にはDCDRTRNCD上び
5UBALLO信号が印加されるように構成されている
。
フリップフロップ7のQ出力端子はアンド回路13の一
方の入力端子に接続されており、アンド回路13の他方
の入力端子にはDCDRTRNCD上印加されるように
構成されている。
方の入力端子に接続されており、アンド回路13の他方
の入力端子にはDCDRTRNCD上印加されるように
構成されている。
アンド回路13の出力端子はオア回路14を介してフリ
ップフロップ80セツト入力端子に接続されている。
ップフロップ80セツト入力端子に接続されている。
オア回路14の他方の入力端子には第2図に関連して説
明したサブルーチンカウンタ1の最上位ビット信号5U
B3が印加されるように構成されている。
明したサブルーチンカウンタ1の最上位ビット信号5U
B3が印加されるように構成されている。
フリップフロップ8のQ出力はエラー信号として用いら
れる。
れる。
次に第3図の回路の動作を説明する。
フリップフロップ7はDCDSSJ信号と5UBALL
O信号との論理積出力が“1“の場合にセットされる。
O信号との論理積出力が“1“の場合にセットされる。
即ち、メインルーチンより最初のサブルーチンSROに
ジャンプした場合にセットされる。
ジャンプした場合にセットされる。
またフリップフロップ7はDCDRTRNCD上5UB
ALLO信号との論理積出力が“1“の場合にリセット
される。
ALLO信号との論理積出力が“1“の場合にリセット
される。
即ち、最初のサブルーチンSROよりメインルーチンに
リターンする場合にリセットされる。
リターンする場合にリセットされる。
従ってフリップフロップ7のQ出力部ちFTSSJ信号
はサブルーチン領域でプログラムが実行されている場合
に“1“となる。
はサブルーチン領域でプログラムが実行されている場合
に“1“となる。
また逆にQ出力部ち米FTSSJ信号はサブルーチン領
域において”0“となる。
域において”0“となる。
フリップフロップ8は米FTSSJ信号とDCDRTR
NCD上の論理積出力が“1“となった場合にセットさ
れる。
NCD上の論理積出力が“1“となった場合にセットさ
れる。
即ち、サブルーチン領域でプログラムが実行されていな
いのにリターン命令が発生した場合にフリップフロップ
8がセットされそのQ出力がエラー信号となる。
いのにリターン命令が発生した場合にフリップフロップ
8がセットされそのQ出力がエラー信号となる。
また、フリップフロップ8は5UB3信号が“1“とな
った場合、即ち、サブルーチンカウンタ1の出力が(1
,0,0,O)以上となった場合にセットされエラー信
号が発生する。
った場合、即ち、サブルーチンカウンタ1の出力が(1
,0,0,O)以上となった場合にセットされエラー信
号が発生する。
以上説明したように本発明の障害検出装置は、サブルー
チン実行中であることを表わす信号発生手段と、その信
号とリターン命令信号との論理積を出力する手段と、そ
の論理積出力に応じてエラー信号を発生する手段と、サ
ブルーチンカウンタの最上位ビット出力に応じてエラー
信号を発生する手段とを備えているため、サブルーチン
領域でプログラムが実行されていないのにリターン命令
が発生した場合にエラー信号を発生することが簡単なハ
ードウェアで実現できる。
チン実行中であることを表わす信号発生手段と、その信
号とリターン命令信号との論理積を出力する手段と、そ
の論理積出力に応じてエラー信号を発生する手段と、サ
ブルーチンカウンタの最上位ビット出力に応じてエラー
信号を発生する手段とを備えているため、サブルーチン
領域でプログラムが実行されていないのにリターン命令
が発生した場合にエラー信号を発生することが簡単なハ
ードウェアで実現できる。
また、本実施例においてはエラー信号の発生条件にサブ
ルーチンカウンタの最上位ビット信号が論理和として入
るので、サブルーチンの多重度が許容値8を越えたこと
もチェックできる。
ルーチンカウンタの最上位ビット信号が論理和として入
るので、サブルーチンの多重度が許容値8を越えたこと
もチェックできる。
従ってソフトウェアの負担を軽減することができる利点
を有している。
を有している。
第1図はサブルーチンジャンプ及びリターン動作の説明
図、第2図及び第3図は本発明の一実施例のブロック図
、第4図は上記実施例の動作を説明する波形図である。 1・・・・・・サブルーチンカウンタ、2,5,6,9
゜10.11,12,13・・・・・・アンド回路、3
・・・・・・否定回路、4・・・・・・ナンド回路、7
.8・・・・・・フリップフロップ、14・・・・・・
オア回路。
図、第2図及び第3図は本発明の一実施例のブロック図
、第4図は上記実施例の動作を説明する波形図である。 1・・・・・・サブルーチンカウンタ、2,5,6,9
゜10.11,12,13・・・・・・アンド回路、3
・・・・・・否定回路、4・・・・・・ナンド回路、7
.8・・・・・・フリップフロップ、14・・・・・・
オア回路。
Claims (1)
- 1 マイクロプログラムによって制御される情報処理装
置のサブルーチン動作時の障害を検出する装置であって
、サブルーチン実行中であることを表わす信号発生手段
と、該信号の反転信号とリターン命令信号との論理積を
出力する手段と、該論理積出力に応じてエラー信号を発
生する手段とを備えたことを特徴とするサブルーチン動
作障害検出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125845A JPS5844261B2 (ja) | 1977-10-21 | 1977-10-21 | サブル−チン動作障害検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP52125845A JPS5844261B2 (ja) | 1977-10-21 | 1977-10-21 | サブル−チン動作障害検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5459848A JPS5459848A (en) | 1979-05-14 |
| JPS5844261B2 true JPS5844261B2 (ja) | 1983-10-01 |
Family
ID=14920357
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52125845A Expired JPS5844261B2 (ja) | 1977-10-21 | 1977-10-21 | サブル−チン動作障害検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5844261B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4398244A (en) * | 1980-05-07 | 1983-08-09 | Fairchild Camera & Instrument Corporation | Interruptible microprogram sequencing unit and microprogrammed apparatus utilizing same |
| JPS59153248A (ja) * | 1983-02-21 | 1984-09-01 | Omron Tateisi Electronics Co | デバッグ装置 |
-
1977
- 1977-10-21 JP JP52125845A patent/JPS5844261B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5459848A (en) | 1979-05-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6145103A (en) | Emulator support mode for disabling and reconfiguring timeouts of a watchdog timer | |
| JPS59114652A (ja) | ウォッチドッグ・タイマ回路 | |
| US4573117A (en) | Method and apparatus in a data processor for selectively disabling a power-down instruction | |
| JPS5844261B2 (ja) | サブル−チン動作障害検出装置 | |
| US5388253A (en) | Processing system having device for testing the correct execution of instructions | |
| RU2039372C1 (ru) | Резервированная вычислительная система | |
| JP2614931B2 (ja) | 割込制御回路 | |
| JP2668382B2 (ja) | マイクロプログラムの試験のための擬似障害発生方法 | |
| JPH0465407B2 (ja) | ||
| JPS6059608B2 (ja) | マルチプロセツサ | |
| JP2665043B2 (ja) | Cpuの暴走検出回路 | |
| JPH03134742A (ja) | デバッグ装置 | |
| JP3001526B1 (ja) | 割り込み処理回路及び割り込みデバッグ方法 | |
| SU1221655A1 (ru) | Устройство дл контрол микропроцессорной системы | |
| JPH07104802B2 (ja) | 情報処理装置 | |
| JPH04162150A (ja) | ウォッチドッグタイマ制御回路 | |
| JPH0346853B2 (ja) | ||
| JPS5935250A (ja) | プログラム制御装置 | |
| JPS63184139A (ja) | パリテイ回路の自動診断方式 | |
| JPS61267840A (ja) | 擬似障害発生回路 | |
| JPH0375909B2 (ja) | ||
| JPS6027958A (ja) | Ras回路 | |
| JPH0436420B2 (ja) | ||
| JPH04332056A (ja) | マイクロコンピュータ | |
| JPH05324398A (ja) | マイクロプロセッサ |