JPH04332067A - コンピュータ処理装置と複数の周辺装置との間の交信を行なうためのシステム - Google Patents

コンピュータ処理装置と複数の周辺装置との間の交信を行なうためのシステム

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JPH04332067A
JPH04332067A JP3218236A JP21823691A JPH04332067A JP H04332067 A JPH04332067 A JP H04332067A JP 3218236 A JP3218236 A JP 3218236A JP 21823691 A JP21823691 A JP 21823691A JP H04332067 A JPH04332067 A JP H04332067A
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JP
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bus
computer processing
processing device
peripheral devices
buffer
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JP3218236A
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English (en)
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Douglas D Gephardt
ダグラス・ゲファート
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Advanced Micro Devices Inc
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G06F13/405—Coupling between buses using bus bridges where the bridge performs a synchronising function
    • G06F13/4059—Coupling between buses using bus bridges where the bridge performs a synchronising function where the synchronisation uses buffers, e.g. for speed matching between buses

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  • Communication Control (AREA)
  • Information Transfer Systems (AREA)
  • Memory System (AREA)
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】この発明は、コンピュータ処理装置と複
数の周辺装置との間の交信を制御するためのシステムで
あり、その周辺装置は複数の外部バスと作動接続に配列
される。特定的には、この発明は複数のバスと与えられ
た内部バス上のコンピュータ処理装置との間の起こり得
るすべての転送を正確に経路指定するために、バッファ
制御信号を発生する内部バス経路指定制御装置を提供す
る。
【０００２】先行技術の設計は、複数の外部バスの様々
なバス中央アレイを一般的に使用した。このようなバス
中央構成は、中央バスを介する他のバスのコンピュータ
処理装置への作動接続のために中央バスに作動的に取付
けられたトランシーバによって、すべての転送が中央バ
スを横切ることを必要とする。
【０００３】このようなバス中央設計には重要な欠点が
ある。その中で主な欠点は、このようなバス中央設計の
、この発明によって企図されるようなコンピュータ処理
システムのワンチップ集積化に対する不適切性である。 さらに、バス中央設計は、すべてのバスが付加的なバス
ランが中央バスへ経路指定されるのを必要とするため、
すべてのバスのための延長されたボードトレース長を含
む。このような付加的なバスランは、ボード空間（工業
用語では「リアルエステート（ｒｅａｌ　　ｅｓｔａｔ
ｅ）」）を占め、それによってコンピュータ処理システ
ムの小型化を制限するのに加えて、ノイズに対するより
高い感受性と電磁信号をより発生しやすい傾向をも与え
る。
【０００４】さらに、バス中央設計の使用はバスアレイ
のあらゆるバスの中に中央バスによって示されるキャパ
シタンスを固有に含む。この相対的に大きいキャパシタ
ンスはバスアレイ全体の信号伝播を遅らせ、バスアレイ
に関連するいかなる周辺のまたは他の構成要素による高
速動作も制限するという有害な影響を有する。
【０００５】
【発明の概要】この発明は、コンピュータ処理装置と、
複数の外部バスと作動接続に配列された複数の周辺装置
との間の交信を制御するためのシステムである。このシ
ステムはコンピュータ処理装置から適当な外部バスへそ
れぞれの周辺装置に関するアドレス情報を作動的に経路
指定をするためのバス制御回路を含み、それぞれの周辺
装置は適当な外部バスと作動接続する。このバス制御回
路は、アドレス情報に従ってそれぞれの周辺装置から他
の複数の周辺装置へ、またはコンピュータ処理装置へデ
ータ情報を作動的に経路指定する。このシステムはさら
に、複数のバッファ、バス制御回路、およびコンピュー
タ処理装置の間の交信を容易にするために、システムと
複数の外部バスおよび内部バスの各々との間に作動イン
ターフェイスを確立するための複数のバッファを含む。 バス制御回路は複数のバッファおよびコンピュータ処理
装置によって内部バスへの作動相互接続を能動化し、作
動的に発生することができるすべての作動相互接続を表
わす記憶された経路指定情報を保持するための情報記憶
装置を含み、バス制御回路はその記憶された経路指定情
報に従ってそのような能動化を行なう。
【０００６】したがって、この発明の目的は、周辺装置
とコンピュータ処理装置との間のデータバス相互接続の
ためのボード占有条件を削減する、コンピュータ処理装
置および複数の周辺装置の間の交信を制御するためのシ
ステムを提供することである。
【０００７】この発明のさらなる目的は、先行技術のシ
ステムより電磁ノイズに対する感受性が低く、かつ電磁
信号を発生しにくい、コンピュータ処理装置および複数
の周辺装置の間の交信を制御するためのシステムを提供
することである。
【０００８】この発明のさらなる目的は、先行技術の装
置より高速動作が可能な、コンピュータ処理装置および
複数の周辺装置の間の交信を制御するためのシステムを
提供することである。
【０００９】この発明のさらなる目的は、データバスの
分離を容易にし、それによってより高速の装置およびよ
り低速の装置の別個の処理を可能にする、コンピュータ
処理装置および複数の周辺装置の間の交信を制御するた
めのシステムを提供することである。
【００１０】この発明のさらなる目的は、この装置によ
って起こり得るすべての作動相互接続を表わす経路指定
情報のオンボード記憶に備える、コンピュータ処理装置
および複数の周辺装置の間の交信を制御するためのシス
テムを提供することである。
【００１１】この発明のさらなる目的および特徴は、こ
の発明の好ましい実施例を示す添付の図面について考慮
されると、この明細書および前述の特許請求の範囲より
明らかであろう。
【００１２】
【好ましい実施例の詳細な説明】
図１はこの発明を使用するコンピュータ処理システムの
システムレベルの概略図である。図１において、システ
ム１０は、単一の基板１２上に位置して示される。シス
テム１０は、コンピュータ処理装置１４、Ｓバス（図示
されない）のための接続１６、およびＳバスインターフ
ェイス回路２０およびバスマスタサポート回路２２を含
む支持周辺装置１８を含む。Ｓバス支持周辺装置１８は
、好ましくは、効果的な作動接続のために必要とされる
付加的な周辺装置なしでシステム１０へのＳバスの直接
接続を適合させるように構成される。
【００１３】同様に、Ｍバス（図示されない）のための
接続２４は、ダイナミックランダムアクセスメモリ（Ｄ
ＲＡＭ）制御装置２８およびシャドーランダムアクセス
メモリ（ＲＡＭ）制御装置３０を含むＭバス支持周辺装
置２６に接続される。好ましくは、Ｍバス支持周辺装置
２６は、効果的な作動接続のために必要とされる付加的
な支持周辺装置なしでＭバス接続２４へのＭバスの直接
接続を許容するように構成される。
【００１４】Ｘバス（図示されない）を有する接続３２
もまた、システム１０に与えられる。Ｘバス接続３２に
接続されるのは、Ｘバスインターフェイス３６を含むＸ
バス支持周辺装置３４である。Ｘバス支持周辺装置３４
は、好ましくは、効果的な作動接続のために必要とされ
る付加的な周辺装置なしにＸバス接続３２へのＸバスの
直接接続を許容するように構成される。
【００１５】その中でこの発明の好ましい実施例が使用
されることを予想される環境、すなわちＡＴ構成コンピ
ューティングシステムにおいて、Ｓバスは工業基準の信
号発生器、タイミング装置、ならびに他の拡張カードお
よびサブシステムを接続されるシステム拡張バスとして
使用されることを意図される。同様に、このような好ま
しいＡＴシステム構成において、Ｘバスがリードオンリ
メモリ（ＲＯＭ）、キーボード制御装置、数値コプロセ
ッサ、および同様のもののような装置との接続を行なう
拡張バスとして使用される一方、Ｍバスは直接ＤＲＡＭ
インターフェイスへの通信のために使用される。
【００１６】システム１０はさらに、ダイレクトメモリ
アクセス（ＤＭＡ）装置４０、割込装置４２、カウンタ
／タイマ装置４４、ならびにリアルタイムクロックおよ
びスタティックＲＡＭ装置４６を例として含む複数のコ
ア周辺装置３８を含む。様々なコア周辺装置３８は、そ
れらの意図された機能を実行するために入出力ピンに作
動的に接続される。したがって、ＤＭＡ装置４０は、デ
ータ要求信号（ＤＲＥＱ）を受信し、データ肯定応答信
号（ＤＡＣＫ）を送信するために、入出力ピン４８に作
動的に接続され、割込装置４２は、割込信号（Ｉｎｔ）
を受信するために、入出力ピン５０に作動的に接続され
、カウンタ／タイマ装置４４は、システムスピーカ（Ｓ
ｐｋｒ）との作動接続を与えるために、入出力ピン５２
に作動的に接続され、リアルタイムクロックおよびスタ
ティックＲＡＭ装置４６は、ＶＢａｔｔのような電源か
ら電力を受けるために、入出力ピン５４に作動的に接続
される。
【００１７】ＲＯＭおよびキーボード制御装置がシステ
ム１０のＸバス接続３２に接続可能である一方、図１に
示されるシステム１０の好ましい実施例は入出力ピン５
８を介するＲＯＭインターフェイス５６への直接ＲＯＭ
接続にも備える。同様に、キーボードインターフェイス
６０も入出力ピン６２を介するシステム１０へのアクセ
スのために備えられる。
【００１８】図１のシステムレベル図にさらに示される
のは、コプロセッサインターフェイス６６、リセット回
路６８、電力制御回路７０、ならびにクロックマルチプ
レクサおよび分周器装置７２を含む付加的支持周辺装置
６４である。入出力ピンは様々な付加的支持周辺装置６
４へのアクセスのために与えられ、それによってコプロ
セッサインターフェイス６６は入出力ピン７４に接続さ
れ、リセット回路６８は入出力ピン７６に接続され、ク
ロックマルチプレクサ駆動装置７２は複数の入出力ピン
７８に接続される。
【００１９】内部バス８０は、Ｓバス支持周辺装置１８
、Ｍバス支持周辺装置２６、Ｘバス支持周辺装置３４、
コア周辺装置３８、およびコンピュータ処理装置１４を
含むシステム１０の様々な構成要素の間に交信を与える
ように与えられる。コンピュータ処理装置（ＣＰＵ）１
４はメモリ管理装置（ＭＭＵ）８２ならびに関連するア
ドレスラッチ８４およびデータバッファ８６を介して内
部バス８０に作動的に接続される。
【００２０】コンピュータ処理装置１４はＣＰＵ制御装
置８８に応答し、ＣＰＵ制御装置８８はバス制御装置９
０と緊密な交信関係にある。バス制御装置９０は内部バ
ス８０に作動的に接続され、ＤＲＡＭ制御装置２８を介
してダイナミックＲＡＭ（ＤＲＡＭ）のようなシステム
１０の特定の構成要素を周期的にリフレッシュするため
に、カウンタ／タイマ４４に応答するリフレッシュ発生
器９２を含む。
【００２１】内部支持周辺装置９４は内部バス８０およ
びバス制御回路９０の中間に置かれ、マスクできない割
込（ＮＭＩ）制御ポート９６、入出力デコード回路９８
、および構成可能なレジスタ１００を含む。
【００２２】したがってシステム１０は、ＲＯＭインタ
ーフェイス５６およびキーボードインターフェイス６０
と同様、Ｓバス支持周辺装置１８、Ｍバス支持周辺装置
２６、およびＸバス支持周辺装置３４のような適当なバ
ス適合手段を備え、付加的な支持周辺装置を必要とせず
に、システム１０へのデータバスを介する周辺装置の直
接接続を支持する。システム１０内の効果的かつ効率的
内部交信は内部バス８０によって与えられ、そこへのア
クセスはバス制御回路９０によって制御され、それによ
ってコンピュータ処理装置１４は内部バス８０を介して
幾つかの支持外部バスのいかなるものへ情報を与えても
よく、または情報を受けてもよい。さらに、情報はプロ
グラム駆動コンピュータ処理装置１４によって規定され
るように、すべて内部バス８０を介して、バス制御回路
９０に従って様々な外部バスの間で交換されてもよい。
【００２３】この好ましい実施例において、システム１
０は集積ディジタル回路として単一の基板１２上に構成
され、それによってより高速の作動速度、より低速の作
動速度、およびその物理的実施例における「リアルエス
テート」の削減された占有面積の利点を与える。
【００２４】この発明の理解を容易にするために、類似
の構成要素が様々な図面に類似の参照数字によって示さ
れるであろう。
【００２５】図２は、典型的な先行技術のバス中央デー
タバスアレイの概略図である。図２において、コンピュ
ータ処理システム１１０は、この発明を説明する目的で
、コンピュータ処理装置１１２およびバッファ／トラン
シーバ回路１１４を含むように示される。コンピュータ
処理装置１１２はローカルバス１１６を介してバッファ
／トランシーバ回路１１４に接続される。
【００２６】Ｓバス１１８はバッファ／トランシーバ回
路１１４に作動的に接続され、複数のシステム拡張スロ
ット１２０を適合させる。Ｓバス１１８に作動的に接続
されるのは、Ｍバス１２２であり、これはダイナミック
ランダムアクセスメモリ（ＤＲＡＭ）および消去可能な
プログラマブルリードオンリメモリ（ＥＰＲＯＭ）のよ
うな複数のメモリ装置１２４を適合させる。Ｍバス１２
２はバッファ１２６を介してＳバス１１８に作動的に接
続される。Ｘバス１２８もバッファ１３０を介してＳバ
ス１１８に作動的に接続される。Ｘバス１２８は複数の
周辺装置１３２を適合させる。
【００２７】ＡＴ型コンピュータアーキテクチャおよび
類似のアーキテクチャにおいて典型的には、Ｓバスは高
キャパシタンスを有し、かなりの範囲の「リアルエステ
ート」（すなわちボード領域）を占める長いボードトレ
ース長を有する。近接して間隔を空けられた並行バスラ
インの長いランは、電子信号を発生しやすいのと同様に
、電磁ノイズを受信しやすい導体アレイも与える。Ｓバ
スの長いボードトレース長の高キャパシタンスの意義は
、このような増加したキャパシタンスがバスライン中の
固有の抵抗と関連してＲＣ回路を固有に確立し、それに
よって信号伝播を遅らせることである。Ｍバス１２２お
よびＸバス１２８をＳバス１１８と作動的に接続するこ
とによって、Ｓバス１１８のボードトレース長はＭバス
１２２およびＸバス１２８のボードトレース長を電気的
に含み、Ｍバス１２２およびＸバス１２８のノイズ受信
および電磁信号発生性質を悪化させる。
【００２８】図３は、この発明の好ましい実施例の概略
図である。図３では、この発明の好ましい実施例を示す
関連部分においてシステム１０が示され、このシステム
１０は図１に示される型のものである。したがって、コ
ンピュータ処理装置１４はローカルバス１１６を介して
バッファ／トランシーバ回路８７に接続される。内部バ
ス８０はバッファ２１、２９、および３７に接続される
のと同様、バッファ／トランシーバ回路８７に作動的に
接続される。バッファ２１は図１のＳバスインターフェ
イス２０に接続され、バッファ２９は図１のＤＲＡＭ制
御装置２８に接続され、バッファ３７は図１のＸバスイ
ンターフェイス回路３６に接続される。内部周辺装置１
４０も内部バス８０に作動的に接続される。
【００２９】バス制御９０は内部バス８０に作動的に接
続される。図３に示される好ましい実施例において、Ｓ
バス１１８はバッファ回路２１を介して内部バス８０に
作動的に接続され、Ｍバス１２２はバッファ回路２９を
介して内部バス８０に作動的に接続され、Ｘバス１２８
はバッファ回路３７を介して内部バス８０に作動的に接
続される。したがって、それぞれのバス１１８、１２２
、および１２８は各々、互いに分離され、その結果バス
１１８、１２２、および１２８はいずれも他のバスのキ
ャパシタンスに寄与せず、したがってバス１１８、１２
２、および１２８はいずれも他のバスのデータ伝播速度
を遅らせることに寄与しない。このような態様において
、ある周辺装置１３２およびあるメモリ装置１２４の高
速特性はＳバス１１８のキャパシタンスによって示され
る固有の速度制限なしに最大限の電位で実現されてもよ
い。
【００３０】内部記憶装置９１はバス制御９０に接続さ
れる。この発明の好ましい実施例において、システム１
０によって実行されることを予測される動作が必要とす
る作動相互接続のための起こり得るすべての経路指定の
組合わせは、予め定められ、情報記憶装置９１に記憶さ
れる。このような態様において、データバス１１８、１
２２、および１２８はバス制御９０の制御下での経路指
定のために、バッファ２１、２９、および３７のそれぞ
れに、したがって内部バス８０に直接、経路指定される
ことができる。バス制御９０は情報記憶装置９１に記憶
される予め定められた経路指定情報に従ってこのような
経路指定を行なう。
【００３１】与えられた詳細な図面および特定の例はこ
の発明の好ましい説明を示すが、これらは例示の目的の
ためのみであり、この発明のシステムは開示されるとお
りの詳細および条件に限定されるものではなく、様々な
変化が前述の請求項によって規定される発明の精神から
逸脱せずに行なわれてもよいことが理解されるべきであ
る。
【図面の簡単な説明】
【図１】この発明を使用するコンピュータ処理システム
のシステムレベルの概略図である。
【図２】典型的な先行技術のバス中央データバスアレイ
の概略図である。
【図３】この発明の好ましい実施例の概略図である。
【符号の説明】
８０　　内部バス ９０　　バス制御回路 １８　　Ｓバス周辺装置 ２６　　Ｍバス周辺装置 ３４　　Ｘバス周辺装置 ３８　　コア周辺装置 １４　　コンピュータ処理装置

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】　　コンピュータ処理装置と複数の周辺装
    置との間の交信を制御するためのシステムであって、前
    記複数の周辺装置は複数の外部バスと作動接続に配列さ
    れ、このシステムは、前記複数の周辺装置のそれぞれの
    周辺装置に関するアドレス情報を前記コンピュータ処理
    装置から前記複数の外部バスの適当な外部バスへ作動的
    に経路指定を行なうためのバス制御手段を含み、前記そ
    れぞれの周辺装置は前記適当な外部バスと前記作動接続
    にあり、前記バス制御手段はデータ情報を前記それぞれ
    の周辺装置から別の前記複数の周辺装置へまたは前記コ
    ンピュータ処理装置へ前記アドレス情報に従って作動的
    に経路指定を行ない、さらにこのシステムは、システム
    および前記複数の外部バスの各々の間の作動的インター
    フェイスを確立するための複数のバッファ手段と、前記
    複数のバッファ手段、前記バス制御手段、および前記コ
    ンピュータ処理装置の間の交信を容易にするための内部
    バス手段とをさらに含み、前記バス制御手段は前記複数
    のバッファ手段および前記コンピュータ処理装置による
    前記内部バス手段への作動相互接続を能動化し、かつ記
    憶された経路指定情報を保持するための情報記憶手段を
    含み、前記記憶された経路指定情報は作動的に起こり得
    るすべての前記作動相互接続を表わし、前記バス制御手
    段は前記記憶された経路指定情報に従って前記能動化を
    行なう、システム。
  2. 【請求項２】　　システムはさらに複数のオンボード周
    辺装置を含み、前記複数のオンボード周辺装置はこのシ
    ステム内に集積され、前記内部バス手段に作動的に接続
    され、前記複数のオンボード周辺装置の各々はアドレス
    を有する、請求項１に記載のコンピュータ処理装置およ
    び複数の周辺装置の間の交信を制御するためのシステム
    。
  3. 【請求項３】　　システムは前記コンピュータ処理装置
    と共に単一の基板上の集積回路として構成される、請求
    項１に記載のコンピュータ処理装置および複数の周辺装
    置の間の交信を制御するためのシステム。
  4. 【請求項４】　　システムは前記コンピュータ処理装置
    と共に単一の基板上の集積回路として構成される、請求
    項２に記載のコンピュータ処理装置および複数の周辺装
    置の間の交信を制御するためのシステム。
JP3218236A 1990-08-31 1991-08-29 コンピュータ処理装置と複数の周辺装置との間の交信を行なうためのシステム Pending JPH04332067A (ja)

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US57601990A 1990-08-31 1990-08-31
US576019 1990-08-31

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US (1) US5313597A (ja)
EP (1) EP0473280B1 (ja)
JP (1) JPH04332067A (ja)
AT (1) ATE137038T1 (ja)
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