JPH04332162A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に、導電層の多層化に適した半導体装置の製
造方法に関するものである。

【０００２】

【従来の技術】近年、半導体装置が、コンピュータなど
の情報機器の目覚ましい普及によってその需要が急速に
拡大している。また、機能的には大規模な記憶容量を有
し、かつ、高速動作が可能なものが要求されている。こ
れに伴なって、半導体装置の高集積化および高速応答性
ならびに高信頼性に関する技術開発が進められている。

【０００３】このような半導体装置の中で、ＤＲＡＭ（
Ｄｙｎａｍｉｃ　　Ｒａｎｄｏｍ　　Ａｃｃｅｓｓ　　
Ｍｅｍｏｒｙ）などの半導体記憶装置には、多層構造の
導電層が用いられている。図２３〜図２９は、従来の多
層構造の導電層の形成方法の各工程における断面構造を
順に示す部分断面図である。これらの図を参照して、従
来の多層構造の導電層の形成方法について説明する。

【０００４】まず、図２３を参照して、シリコン基板１
の上に酸化膜３０と導電層４０と絶縁層５０とが順に形
成される。絶縁層５０の上には、パターニングされたレ
ジスト膜６０が形成される。

【０００５】図２４を参照して、レジスト膜６０をマス
クとして、各層を順に異方性エッチングすることにより
、上部絶縁層５１，ゲート電極４１およびゲート絶縁膜
３１が形成される。

【０００６】次に、図２５を参照して、上部絶縁層５１
をマスクとして、不純物イオンをシリコン基板１にイオ
ン注入することにより、低濃度不純物領域６１が形成さ
れる。

【０００７】その後、図２６に示すように、上部絶縁層
５１とゲート電極４１を被覆するように、シリコン基板
１の全面上に絶縁層８０が形成される。

【０００８】次に図２７を参照して、絶縁層に異方性エ
ッチング処理を施すことにより、ゲート電極４１と上部
絶縁層５１の側壁に絶縁層９１が残存する。

【０００９】その後、図２８に示すように、絶縁層９１
をマスクとして、不純物イオンをシリコン基板１にイオ
ン注入することにより、高濃度不純物領域１０１が低濃
度不純物領域６１に接続するように形成される。

【００１０】最後に、図２９に示すように、不純物領域
６１，１０１に接触するように導電層１１１が形成され
る。

【００１１】

【発明が解決しようとする課題】上記従来の製造方法に
よって形成された半導体装置の概略平面図を、図３０に
示す。図２９は、図３０における活性領域２００での断
面、すなわちＡ−Ａ断面に相当し、素子分離領域２０で
の断面、すなわちＢ−Ｂ断面は、図３１に示すようにな
る。

【００１２】上記製造方法においては、ゲート電極４１
，上部絶縁層５１のパターニングは、側壁がほぼ鉛直に
なるようにエッチングすることによって行なっている。 そのため、その後に絶縁層９１を形成した後においても
、シリコン基板１の主表面に対して絶縁層９１の側壁が
ほぼ直角に近い傾斜角度で切り立っている。したがって
、導電層１１１をパターニングするためのエッチングの
際に、導電層を除去すべき素子分離領域２０上において
、図３１に示すように、導電体の残渣１１２がコーナー
部に残留してしまう。この残渣は、導電層１１１を他の
導電層と短絡してしまうなどの不都合な現象の原因とな
るという問題があった。

【００１３】上記従来の工程と同様の方法を適用して、
ＤＲＡＭのメモリセルを形成した場合の断面図を図３２
に、平面図を図３３に示す。図３２，図３３に示すメモ
リセルは、シリコン基板１上に、素子分離領域２で囲ま
れた活性領域２０１上および素子分離領域２上に、ゲー
ト絶縁膜３を介在させて、複数本のゲート電極４がほぼ
平行に配され、活性領域２０１上においては、ソース／
ドレイン領域となる不純物層９が設けられて、メモリセ
ルのスイッチングトランジスタを構成している。各ゲー
ト電極４は、その上面を絶縁膜５で、側壁をサイドウォ
ールスペーサ８で覆われている。活性領域２０１上の２
つのゲート電極４の間には、多結晶シリコン層からなる
パッド１０が形成され、その上面を絶縁膜１１で、端部
側壁をサイドウォールスペーサ１２で覆われている。ま
た、その上層には、メモリセルのキャパシタを構成する
ストレージノード１３，誘電体膜１４およびセルプレー
ト１５が形成され、さらに、層間絶縁層１６を介在させ
て、ビット線１８が形成されている。

【００１４】この構成のメモリセルにおいては、ゲート
電極４，絶縁膜５の側壁およびパッド１０の端部側壁が
ほぼ鉛直に切り立って形成されるため、上記図３０，図
３１に示したものと同様の理由により、図３３に示す斜
線部に、パッド１０あるいはストレージノード１３をパ
ターニングする際のエッチングの残渣が残留してしまう
という問題があった。

【００１５】本発明は上記従来の問題点に鑑み、導電層
をパターニングする際のエッチング時に、残渣が生じる
ことのない半導体装置の製造方法を提供することを目的
とする。

【００１６】

【課題を解決するための手段】上記課題を解決するため
本発明の半導体装置の製造方法は、絶縁層上に所定厚さ
の導電膜を堆積させる工程と、この絶縁層上に所定厚さ
の絶縁膜を堆積させる工程と、この絶縁膜上に、所定パ
ターンのレジストマスクを形成する工程と、このレジス
ト膜をマスクとして絶縁膜および導電膜に対して異方性
エッチングおよび等方性エッチングの双方を施すことに
より、横断面がテーパ形状を有する、上面を絶縁層で覆
われた所定パターンの導電層を形成する工程と、露出し
た表面全面に、所定厚さの絶縁膜を堆積させる工程と、
この絶縁膜に対して異方性エッチングを施し、前記導電
層の側壁に、サイドウォールスペーサを形成する工程と
を備えている。

【００１７】

【作用】本発明の工程によれば、導電層とその上面を覆
う絶縁層の側壁をテーパ形状に形成した後に、その側壁
にサイドウォールスペーサを形成するため、サイドウォ
ールスペーサの表面が大きく傾斜し、サイドウォールス
ペーサの表面と下地の絶縁層表面とが交差するコーナー
部の角度が、９０゜を大幅に越えることになる。したが
って、その後にさらに、導電配線層を積層してパターニ
ングした場合に、そのコーナー部でのエッチング残渣が
生じることが防止される。

【００１８】

【実施例】以下本発明の第１の実施例を、図２ないし図
８に基づいて説明する。

【００１９】まず、図２を参照して、シリコン基板１の
上に酸化膜３０，導電層４０および絶縁層５０が順に形
成される。絶縁層５０の上には、パターニングされたレ
ジスト膜６０が形成される。

【００２０】次に、図３を参照して、レジスト膜６０を
マスクとして、各層を順にエッチングすることにより、
上部絶縁層５１，ゲート電極４１およびゲート絶縁膜３
１が形成される。なお、このときのエッチングは、上記
従来の場合と異なり、異方性エッチングに加えて、適宜
等方性エッチングを併用して行なう。そのためエッチン
グは、図２の二点鎖線で示すようにテーパ状に進行する
ことになり、ゲート電極４１および上部絶縁膜５１は、
図３に示すようにテーパ状の断面形状を有する。

【００２１】次に、図４を参照して、上部絶縁層５１を
マスクとして、不純物イオンをシリコン基板１にイオン
注入することにより、低濃度不純物領域６１が形成され
る。

【００２２】その後、図５に示すように、上部絶縁層５
１とゲート電極４１を被覆するように、シリコン基板１
の全面上に絶縁層８０が形成される。

【００２３】次に、図６を参照して、絶縁層８０に異方
性エッチング処理が施されることにより、ゲート電極４
１と上部絶縁層５１の側壁にサイドウォールスペーサ９
１が形成される。

【００２４】その後、図７に示すように、サイドウォー
ルスペーサ９１をマスクとして、不純物イオンをシリコ
ン基板１にイオン注入することにより、高濃度不純物領
域１０１が低濃度不純物領域６１に接続するように形成
される。

【００２５】最後に、図８に示すように、不純物領域６
１，１０１に接触するように導電層１１１が形成される
。

【００２６】本実施例の製造方法によれば、まずゲート
電極４１および上部絶縁層５１の断面形状がテーパ状に
形成されるため、その後に側壁に形成されるサイドウォ
ールスペーサ９１の側面も、シリコン基板１の表面に対
して、直角よりもはるかに大きい傾斜角をなすことにな
る。したがって、導電層１１１のパターニングの際のエ
ッチング時に、上記従来例で生じたような、コーナー部
でのエッチング残渣が生じることがなく、その結果、導
電層１１１と他の導電層との絶縁性が確保される。

【００２７】次に、本実施例の第２の実施例を、図９な
いし図１３に基づいて説明する。本実施例が上記第１の
実施例と異なるのは、レジスト膜６０をマスクとして行
なう絶縁層５０と導電層４０のエッチングを、それぞれ
の材質のエッチングの選択比が高いエッチングガスを用
いて、順次エッチングを行なう点である。すなわち、ま
ずシリコン酸化膜からなる絶縁層５０を、ＣＨ４　とＨ
２　との混合ガスあるいはＣＨＦ３　とＯ２　との混合
ガスをエッチングガスとして、異方性の反応性イオンエ
ッチングと等方性エッチングを適宜併用してエッチング
することにより、図９に示すように断面テーパ状の上部
絶縁層５１が形成される。このエッチングガスは、多結
晶シリコンの選択比が低いため、上部絶縁層５１が形成
される時点で、導電層４０はほとんどエッチングされず
にそのまま残っている。

【００２８】次に、今度はＨＢｒとＣｌ２　との混合ガ
スをエッチングガスとして、導電層４０に反応性イオン
エッチングおよび等方性エッチングを適宜併用して施す
ことにより、図１０に示すように、やはり断面テーパ状
のゲート電極４１が形成される。

【００２９】その後、レジスト膜６０を除去し、上部絶
縁層５１とゲート電極４１をマスクとして不純物イオン
を注入し、ソース／ドレイン領域となる低濃度不純物層
６１を形成する（図１１）。さらに、シリコン基板１上
全面に所定厚さの絶縁膜を減圧ＣＶＤ（Ｃｈｅｍｉｃａ
ｌ　　Ｖａｐｏｒ　　Ｄｅｐｏｓｉｔｉｏｎ）法によっ
て形成し、これに異方性エッチングを施して、ゲート電
極４１および上部絶縁層５１の側壁にサイドウォールス
ペーサ９１を形成した後、不純物イオンを注入して、低
濃度不純物層６１と接続された高濃度不純物層１０１を
形成する（図１２）。

【００３０】次に、導電層を堆積させてこれをパターニ
ングし、導電層１１１を形成する（図１３）。

【００３１】本実施例によれば、上記第１の実施例と同
様に、導電層１１１のパターニング時におけるエッチン
グ残渣が防止されるのに加えて、ゲート電極４１と導電
層１１１との距離（図１３に示す寸法ｇ）が比較的大き
く保たれる。したがって、この部分での絶縁性の劣化が
防止されるという効果もある。

【００３２】次に、上記第１の実施例を、ＤＲＡＭのメ
モリセルの形成工程に適用した実施例を、図１４ないし
図２２および図１を用いて説明する。

【００３３】まず、図１４に示すように、シリコン基板
１表面の所定領域にＬＯＣＯＳ（Ｌｏｃａｌ　　Ｏｘｉ
ｄａｔｉｏｎ　　ｏｆ　　Ｓｉｌｉｃｏｎ）法を用いて
素子分離領域２を形成する。次に、図１５に示すように
、シリコン基板１の表面を熱酸化して、素子分離領域２
で囲まれたシリコン基板１の表面に酸化膜３ａを形成す
る。その後減圧ＣＶＤ法により、リンをドープした多結
晶シリコンの導電膜４ａを酸化膜３ａ上に形成し、さら
に、減圧ＣＶＤ法による酸化膜からなる絶縁膜５ａを形
成する。次に、図１６に示すように、フォトリソグラフ
ィおよびドライエッチングを用いて酸化膜３ａ，導電膜
４ａおよび絶縁膜５ａの所定部分を残して除去すること
により、アクセストランジスタおよびワード線のゲート
絶縁膜３，ゲート電極４および絶縁層５が形成される。 このときのドライエッチング、異方性のエッチングと等
方性のエッチングとを適宜併用して施すことにより、ゲ
ート電極４と絶縁層５とを断面テーパ状に形成すること
ができる。

【００３４】次に、図１７に示すように、ゲート電極４
および絶縁層５をマスクとして、イオン注入法によって
シリコン基板１の表面に比較的低濃度の不純物領域６を
形成する。その後、図１８に示すように、減圧ＣＶＤ法
により、シリコン酸化膜からなる絶縁膜７をシリコン基
板１の全面に形成する。次に、図１９に示すように、異
方性エッチング法により、絶縁膜７を選択的に除去し、
ゲート電極４および絶縁層５の側壁部にサイドウォール
スペーサ８を形成する。次に、図２０に示すように、ゲ
ート電極４およびサイドウォールスペーサ８をマスクと
して、イオン注入法によってシリコン基板１の表面に比
較的高濃度の不純物領域９が形成される。その結果、い
わゆるＬＤＤ（Ｌｉｇｈｔｌｙ　　Ｄｏｐｅｄ　　Ｄｒ
ａｉｎ）構造のトランジスタが形成されるが、アクセス
トランジスタの構造はＬＤＤ構造でなくてもよく、他の
構造であってもよい。

【００３５】次に、減圧ＣＶＤ法により、多結晶シリコ
ンからなる導電膜を形成し、さらに酸化膜からなる絶縁
膜を形成し、これらのフォトリソグラフィおよびドライ
エッチングを用いて、後述するビット線が接続されるア
クセストランジスタのソース／ドレイン領域６，９を被
覆するように選択的に除去し、導電層１０および絶縁層
１１を形成する（図２１）。このときのエッチングにお
いては、異方性エッチングと等方性エッチングとを適宜
併用することにより、導電層１０および絶縁層１１の端
部側壁をテーパ状に形成する。

【００３６】次に、減圧ＣＶＤ法により、酸化膜からな
る絶縁膜をシリコン基板１の全面に形成し、異方性エッ
チング法により、その絶縁膜を選択的に除去して導電層
１０および絶縁層１１の端部側壁にサイドウォールスペ
ーサ１２を形成する（図２２）。

【００３７】次に、図１を参照して、減圧ＣＶＤ法によ
り、多結晶シリコンからなる導電膜を形成し、フォトリ
ソグラフィおよびドライエッチングを用いて、キャパシ
タの下部電極であるストレージノード１３を形成する。 続いて、減圧ＣＶＤ法により、窒化膜をシリコン基板１
の全面に形成し、酸素雰囲気中で熱処理を施すことによ
り、窒化膜の一部を酸化させてキャパシタの誘電膜１４
を形成する。その後さらに減圧ＣＶＤ法により、多結晶
シリコンからなる導電膜を全面に形成し、所定の領域以
外の導電膜を除去し、キャパシタの上部電極であるセル
プレート１５を形成する。

【００３８】次に、ＣＶＤ法により、酸化膜からなる絶
縁膜１６を全面に形成し、所定の部分にコンタクトホー
ル１７を開口する。最後に、減圧ＣＶＤ法により、多結
晶シリコンからなる導電膜を形成し、続いてスパッタリ
ング法によりタングステンシリサイド膜を全面に形成し
、フォトリソグラフィおよびドライエッチングを用いて
ビット線１８を形成することにより、図１に示す構造が
完成する。

【００３９】本実施例にれば、ゲート電極４と絶縁層５
との側壁ならびに導電層１０と絶縁層１１との端部側壁
をテーパ状に形成するため、導電層１０あるいはストレ
ージノード１３をパターニングする際のエッチング工程
において、エッチング残渣の発生が防止される。

【００４０】なお本実施例では、導電層１０を多結晶シ
リコンにより形成したが、本発明はこれに限らず、高融
点金属，高融点金属シリサイドまたはこれらの複合膜に
より形成してもよい。

【００４１】

【発明の効果】以上述べたように本発明によれば、サイ
ドウォールスペーサの側面が絶縁層表面に対して直角を
大きく上回る角度で傾斜するため、その後の導電層のパ
ターニング工程においてコーナー部におけるエッチング
残渣の発生が防止される。その結果、導電層間のエッチ
ング残渣による絶縁不良がなくなり、半導体装置の素子
特性および生産性が向上する。

【図面の簡単な説明】

【図１】本発明を適用して形成されたＤＲＡＭのメモリ
セルの構造を示す断面図である。

【図２】本発明の第１の実施例の製造方法の第１工程を
示す断面図である。

【図３】本発明の第１の実施例の製造方法の第２工程を
示す断面図である。

【図４】本発明の第１の実施例の製造方法の第３工程を
示す断面図である。

【図５】本発明の第１の実施例の製造方法の第４工程を
示す断面図である。

【図６】本発明の第１の実施例の製造方法の第５工程を
示す断面図である。

【図７】本発明の第１の実施例の製造方法の第６工程を
示す断面図である。

【図８】本発明の第１の実施例の製造方法の第７工程を
示す断面図である。

【図９】本発明の第２の実施例の製造方法の第１工程を
示す断面図である。

【図１０】本発明の第２の実施例の製造方法の第２工程
を示す断面図である。

【図１１】本発明の第２の実施例の製造方法の第３工程
を示す断面図である。

【図１２】本発明の第２の実施例の製造方法の第４工程
を示す断面図である。

【図１３】本発明の第２の実施例の製造方法の第５工程
を示す断面図である。

【図１４】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第１工程を示す断面図である。

【図１５】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第２工程を示す断面図である。

【図１６】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第３工程を示す断面図である。

【図１７】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第４工程を示す断面図である。

【図１８】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第５工程を示す断面図である。

【図１９】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第６工程を示す断面図である。

【図２０】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第７工程を示す断面図である。

【図２１】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第８工程を示す断面図である。

【図２２】本発明を適用したＤＲＡＭのメモリセルの製
造方法の第９工程を示す断面図である。

【図２３】従来のＭＯＳ型電界効果トランジスタの製造
方法の第１工程を示す断面図である。

【図２４】従来のＭＯＳ型電界効果トランジスタの製造
方法の第２工程を示す断面図である。

【図２５】従来のＭＯＳ型電界効果トランジスタの製造
方法の第３工程を示す断面図である。

【図２６】従来のＭＯＳ型電界効果トランジスタの製造
方法の第４工程を示す断面図である。

【図２７】従来のＭＯＳ型電界効果トランジスタの製造
方法の第５工程を示す断面図である。

【図２８】従来のＭＯＳ型電界効果トランジスタの製造
方法の第６工程を示す断面図である。

【図２９】従来のＭＯＳ型電界効果トランジスタの製造
方法の第７工程を示す断面図である。

【図３０】従来の製造方法により形成されたＭＯＳ型電
界効果トランジスタの平面レイアウトを示す図である。

【図３１】図３０のＢ−Ｂ線断面を示す図である。

【図３２】従来の製造方法により形成されたＤＲＡＭの
メモリセルの構造を示す断面図である。

【図３３】図３２に示したＤＲＡＭのメモリセルの平面
レイアウトを示す図である。

【符号の説明】

１　　シリコン基板 ２　　素子分離領域 ３，３１　　ゲート絶縁膜 ５，１１　　絶縁層 ８，１２，９１　　サイドウォールスペーサ１０　　導
電層 ５１　　上部絶縁層 なお、図中、同一符号を付した部分は、同一または相当
の要素を示す。

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　絶縁層上に、所定の厚さの導電膜を堆
   積させる工程と、この導電膜上に所定厚さの絶縁膜を堆
   積させる工程と、この絶縁膜上に、所定パターンのレジ
   ストマスクを形成する工程と、このレジストマスクをマ
   スクとして、前記絶縁膜および前記導電膜に対して異方
   性エッチングおよび等方性エッチングの双方を施すこと
   により、横断面がテーパ形状を有する、上面を絶縁層で
   覆われた所定パターンの導電層を形成する工程と、露出
   した表面全面に、所定厚さの絶縁膜を堆積させる工程と
   、この絶縁膜に対して異方性エッチングを施し、前記導
   電層の側壁に、サイドウォールスペーサを形成する工程
   とを備えた半導体装置の製造方法。