JPH04335529A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04335529A JPH04335529A JP3105604A JP10560491A JPH04335529A JP H04335529 A JPH04335529 A JP H04335529A JP 3105604 A JP3105604 A JP 3105604A JP 10560491 A JP10560491 A JP 10560491A JP H04335529 A JPH04335529 A JP H04335529A
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- film
- polycrystalline silicon
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- silicon film
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- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P95/00—Generic processes or apparatus for manufacture or treatments not covered by the other groups of this subclass
- H10P95/06—Planarisation of inorganic insulating materials
- H10P95/062—Planarisation of inorganic insulating materials involving a dielectric removal step
- H10P95/064—Planarisation of inorganic insulating materials involving a dielectric removal step the removal being chemical etching
- H10P95/066—Planarisation of inorganic insulating materials involving a dielectric removal step the removal being chemical etching the removal being a selective chemical etching step, e.g. selective dry etching through a mask
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/01—Manufacture or treatment
- H10W20/031—Manufacture or treatment of conductive parts of the interconnections
- H10W20/062—Manufacture or treatment of conductive parts of the interconnections by smoothing of conductive parts, e.g. by planarisation
Landscapes
- Local Oxidation Of Silicon (AREA)
- Bipolar Transistors (AREA)
- Element Separation (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法、
特にＬＯＣＯＳ技術における酸化膜バーズヘッド部の段
差を軽減し、上層配線の平坦性、信頼性を確保する半導
体装置の製造方法に関する。
特にＬＯＣＯＳ技術における酸化膜バーズヘッド部の段
差を軽減し、上層配線の平坦性、信頼性を確保する半導
体装置の製造方法に関する。
【０００２】
【従来の技術】シリコン（Ｓｉ）を選択的に酸化し、部
分的に厚い酸化膜を形成する技術であるＬＯＣＯＳ技術
はＬＳＩの素子分離技術として重要であり、寄生容量、
配線容量、フィールドＶｔｈ確保の点で有効な技術であ
る。
分的に厚い酸化膜を形成する技術であるＬＯＣＯＳ技術
はＬＳＩの素子分離技術として重要であり、寄生容量、
配線容量、フィールドＶｔｈ確保の点で有効な技術であ
る。
【０００３】しかしながら、シリコン（Ｓｉ）は酸化に
よりＳｉＯ２になると体積が増加するため、最初のＳｉ
面高さが上昇して、表面の平坦性が損なわれる。そこで
、図４に示すように、酸化される領域のＳｉを予めエッ
チング（溝（Ｒｅｃｅｓｓ ）を形成）しておき、ＬＯ
ＣＯＳ後の表面がフラット（平坦）になるようにしたＲ
ｅｃｅｓｓｅｄ ＬＯＣＯＳプロセスが知られている。
よりＳｉＯ２になると体積が増加するため、最初のＳｉ
面高さが上昇して、表面の平坦性が損なわれる。そこで
、図４に示すように、酸化される領域のＳｉを予めエッ
チング（溝（Ｒｅｃｅｓｓ ）を形成）しておき、ＬＯ
ＣＯＳ後の表面がフラット（平坦）になるようにしたＲ
ｅｃｅｓｓｅｄ ＬＯＣＯＳプロセスが知られている。
【０００４】すなわち、図４（ａ）に示すように、シリ
コン基板２０上にＳｉＯ２膜２１およびＳｉ３Ｎ４膜２
２を順次熱酸化、ＣＶＤ法により形成した後、図４（ｂ
）に示すようにＳｉ３Ｎ４膜２２、ＳｉＯ２膜２１およ
びＳｉ基板２０を選択的にメサエッチングを行なった後
、図４（ｃ）に示すように高温加湿酸化によりＬＯＣＯ
Ｓ ＳｉＯ２膜２３を形成し、最後にＳｉ３Ｎ４膜２
２、ＳｉＯ２膜２１を除去して、素子形成領域のＳｉ基
板２０を露出する。
コン基板２０上にＳｉＯ２膜２１およびＳｉ３Ｎ４膜２
２を順次熱酸化、ＣＶＤ法により形成した後、図４（ｂ
）に示すようにＳｉ３Ｎ４膜２２、ＳｉＯ２膜２１およ
びＳｉ基板２０を選択的にメサエッチングを行なった後
、図４（ｃ）に示すように高温加湿酸化によりＬＯＣＯ
Ｓ ＳｉＯ２膜２３を形成し、最後にＳｉ３Ｎ４膜２
２、ＳｉＯ２膜２１を除去して、素子形成領域のＳｉ基
板２０を露出する。
【０００５】
【発明が解決しようとする課題】上記Ｒｅｃｅｓｓｅｄ
ＬＯＣＯＳプロセスでは、全体としての平坦性が得ら
れるものの、ＳｉＯ２膜エッジにバーズヘッド２４と称
される凸形状（突出高さＷ１）が形成され、そのＳｉＯ
２膜２３上に形成される上層配線の断線、信頼性の低下
を招く。
ＬＯＣＯＳプロセスでは、全体としての平坦性が得ら
れるものの、ＳｉＯ２膜エッジにバーズヘッド２４と称
される凸形状（突出高さＷ１）が形成され、そのＳｉＯ
２膜２３上に形成される上層配線の断線、信頼性の低下
を招く。
【０００６】本発明は、Ｒｅｃｅｓｓｅｄ ＬＯＣＯＳ
プロセスにおいて、ＬＯＣＯＳ ＳｉＯ２膜エッジ部
のバーズヘッドを平坦に除去する半導体装置の製造方法
を提供することを目的とする。
プロセスにおいて、ＬＯＣＯＳ ＳｉＯ２膜エッジ部
のバーズヘッドを平坦に除去する半導体装置の製造方法
を提供することを目的とする。
【０００７】
【課題を解決するための手段】上記課題は本発明によれ
ば、シリコン基板上にＲｅｃｅｓｓｅｄ ＬＯＣＯＳ法
により素子分離領域を形成し、次に全面に絶縁層を形成
し、多結晶シリコン膜からなるコンタクトを前記素子分
離領域間に形成すると同時に、前記多結晶シリコン膜か
らなる抵抗体を前記素子分離領域上に形成する半導体装
置の製造プロセスにおいて、前記素子分離領域の凸状端
部上方の前記多結晶シリコン膜を選択的に除去し、前記
多結晶シリコン膜をマスクとして露出した前記絶縁層及
び前記素子分離領域の凸状端部を順次平坦にエッチング
除去することを特徴とする半導体装置の製造方法によっ
て解決される。
ば、シリコン基板上にＲｅｃｅｓｓｅｄ ＬＯＣＯＳ法
により素子分離領域を形成し、次に全面に絶縁層を形成
し、多結晶シリコン膜からなるコンタクトを前記素子分
離領域間に形成すると同時に、前記多結晶シリコン膜か
らなる抵抗体を前記素子分離領域上に形成する半導体装
置の製造プロセスにおいて、前記素子分離領域の凸状端
部上方の前記多結晶シリコン膜を選択的に除去し、前記
多結晶シリコン膜をマスクとして露出した前記絶縁層及
び前記素子分離領域の凸状端部を順次平坦にエッチング
除去することを特徴とする半導体装置の製造方法によっ
て解決される。
【０００８】
【作用】本発明によれば、Ｒｅｃｅｓｓｅｄ ＬＯＣＯ
Ｓ法によって作られたＳｉＯ２膜素子分離領域６の端部
に凸状に形成されるバーズヘッド１９が平坦にエッチン
グ除去されるため、バーズヘッド１９が原因として生じ
る上層配線の段切れ（断線）、信頼性の低下を防止でき
る。
Ｓ法によって作られたＳｉＯ２膜素子分離領域６の端部
に凸状に形成されるバーズヘッド１９が平坦にエッチン
グ除去されるため、バーズヘッド１９が原因として生じ
る上層配線の段切れ（断線）、信頼性の低下を防止でき
る。
【０００９】本発明でのバーズヘッド部位のエッチング
は上部の絶縁層（ＳｉＯ２）１６のエッチングにより、
引き続いてオーバーエッチングの形式でなされ、その方
法はＨＦ等によるウェットエッチングが好ましい。
は上部の絶縁層（ＳｉＯ２）１６のエッチングにより、
引き続いてオーバーエッチングの形式でなされ、その方
法はＨＦ等によるウェットエッチングが好ましい。
【００１０】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１、図２および図３は本発明の一実施例を説明
するための一連の工程断面図である。
する。図１、図２および図３は本発明の一実施例を説明
するための一連の工程断面図である。
【００１１】まず、図１（ａ）に示すように、Ｐ型シリ
コン（Ｓｉ）基板１上に熱酸化によりＳｉＯ２膜（図示
せず）を形成し埋め込みコレクタ開口部を形成し、アン
チモン（Ｓｂ）あるいは砒素（Ａｓ）を用いて高濃度ｎ
＋埋込層２を形成した後、ＳｉＯ２膜を除去し、エピタ
キシャル成長によりｎ型エピタキシャル層３を形成し、
更に厚さ３００オングストロームの二酸化シリコン（Ｓ
ｉＯ２）膜４および厚さ７００オングストロームの窒化
シリコン（Ｓｉ３Ｎ４）膜５をそれぞれ熱酸化およびＣ
ＶＤ法により順次被着する。
コン（Ｓｉ）基板１上に熱酸化によりＳｉＯ２膜（図示
せず）を形成し埋め込みコレクタ開口部を形成し、アン
チモン（Ｓｂ）あるいは砒素（Ａｓ）を用いて高濃度ｎ
＋埋込層２を形成した後、ＳｉＯ２膜を除去し、エピタ
キシャル成長によりｎ型エピタキシャル層３を形成し、
更に厚さ３００オングストロームの二酸化シリコン（Ｓ
ｉＯ２）膜４および厚さ７００オングストロームの窒化
シリコン（Ｓｉ３Ｎ４）膜５をそれぞれ熱酸化およびＣ
ＶＤ法により順次被着する。
【００１２】次に、図１（ｂ）に示すように、Ｓｉ３Ｎ
４膜５をパターニングし、Ｓｉ３Ｎ４膜５を耐酸化膜と
してＲｅｃｅｓｓｅｄ ＬＯＣＯＳを行い、ボロンをイ
オン注入してＰ＋層７および素子分離領域のＬＯＣＯＳ
ＳｉＯ２膜６を形成する（図１（ｃ））。この工程
でＬＯＣＯＳ ＳｉＯ２膜６端部に凸状のバーズヘッ
ド１９が形成される。
４膜５をパターニングし、Ｓｉ３Ｎ４膜５を耐酸化膜と
してＲｅｃｅｓｓｅｄ ＬＯＣＯＳを行い、ボロンをイ
オン注入してＰ＋層７および素子分離領域のＬＯＣＯＳ
ＳｉＯ２膜６を形成する（図１（ｃ））。この工程
でＬＯＣＯＳ ＳｉＯ２膜６端部に凸状のバーズヘッ
ド１９が形成される。
【００１３】次に、Ｓｉ３Ｎ４膜５およびＳｉＯ２膜４
をエッチング除去した後、図２（ａ）に示すように、ボ
ロン（Ｂ＋）をイオン注入することにより、ベース拡散
層となるＰ＋層８、Ｐ＋＋層を形成する。
をエッチング除去した後、図２（ａ）に示すように、ボ
ロン（Ｂ＋）をイオン注入することにより、ベース拡散
層となるＰ＋層８、Ｐ＋＋層を形成する。
【００１４】次に、図２（ｂ）に示すように、ＣＶＤ法
により全面に厚さ３０００オングストロームの第１の絶
縁膜（ＳｉＯ２）１０を形成し、ベース拡散、エミッタ
拡散、コレクタ拡散を行なった後に、ベース（Ｂ）、エ
ミッタ（Ｅ）、コレクタ（Ｃ）のそれぞれの電極窓開口
部１２，１３および１４を形成する。
により全面に厚さ３０００オングストロームの第１の絶
縁膜（ＳｉＯ２）１０を形成し、ベース拡散、エミッタ
拡散、コレクタ拡散を行なった後に、ベース（Ｂ）、エ
ミッタ（Ｅ）、コレクタ（Ｃ）のそれぞれの電極窓開口
部１２，１３および１４を形成する。
【００１５】その後、図２（ｃ）に示すように、厚さ１
０００〜３０００オングストロームの多結晶シリコン（
ｐｏｌｙ−Ｓｉ）１５をＣＶＤ法により被着した後、パ
ターニングを施し、ｐｏｌｙ−Ｓｉ膜１５を形成する。 図２（ｃ）において、トランジスタ形成領域（Ｉ）は、
ｐｏｌｙ−Ｓｉ Ｗａｓｈｅｄ Ｔｒのエミッタの
他、コンタクトを形成する領域であり、活性化領域を全
てポリシリコンで被覆している。また、図２（ｃ）にお
いて、（ＩＩ）の領域はｐｏｌｙ−Ｓｉ抵抗体となる領
域であり、ＬＯＣＯＳ酸化膜上に所望の抵抗値となるよ
うにパターニングされる。また、（ＩＩＩ ）の領域は
ダミーパターン領域であり、トランジスタ形成領域（Ｉ
）とｐｏｌｙ−Ｓｉ抵抗体領域（ＩＩ）の周辺から離れ
、且つバーズヘッドの段差を囲むように配置される。
０００〜３０００オングストロームの多結晶シリコン（
ｐｏｌｙ−Ｓｉ）１５をＣＶＤ法により被着した後、パ
ターニングを施し、ｐｏｌｙ−Ｓｉ膜１５を形成する。 図２（ｃ）において、トランジスタ形成領域（Ｉ）は、
ｐｏｌｙ−Ｓｉ Ｗａｓｈｅｄ Ｔｒのエミッタの
他、コンタクトを形成する領域であり、活性化領域を全
てポリシリコンで被覆している。また、図２（ｃ）にお
いて、（ＩＩ）の領域はｐｏｌｙ−Ｓｉ抵抗体となる領
域であり、ＬＯＣＯＳ酸化膜上に所望の抵抗値となるよ
うにパターニングされる。また、（ＩＩＩ ）の領域は
ダミーパターン領域であり、トランジスタ形成領域（Ｉ
）とｐｏｌｙ−Ｓｉ抵抗体領域（ＩＩ）の周辺から離れ
、且つバーズヘッドの段差を囲むように配置される。
【００１６】次に、図３（ａ）に示すように、ＣＶＤ法
により全面に第２の絶縁膜（ＳｉＯ２）１６を約３００
０オングストロームの厚さに形成した後、エミッタ拡散
によってエミッタの活性化、その他が行なわれる。
により全面に第２の絶縁膜（ＳｉＯ２）１６を約３００
０オングストロームの厚さに形成した後、エミッタ拡散
によってエミッタの活性化、その他が行なわれる。
【００１７】最後に、図３（ｂ）に示すように、第２の
ＳｉＯ２膜をエッチング除去する。このＳｉＯ２膜のエ
ッチングの際、Ｘで示される凸形状バーズヘッド１９部
位は、オーバーエッチングにより周辺のｐｏｌｙ−Ｓｉ
膜１５をマスクに平坦にエッチングされ、形状改善がな
される。すなわち、ｐｏｌｙ−Ｓｉ膜１５がＲＩＥ除去
されたバーズヘッド１９部位のみオーバーエッチングが
進行し、平坦化がなされる。
ＳｉＯ２膜をエッチング除去する。このＳｉＯ２膜のエ
ッチングの際、Ｘで示される凸形状バーズヘッド１９部
位は、オーバーエッチングにより周辺のｐｏｌｙ−Ｓｉ
膜１５をマスクに平坦にエッチングされ、形状改善がな
される。すなわち、ｐｏｌｙ−Ｓｉ膜１５がＲＩＥ除去
されたバーズヘッド１９部位のみオーバーエッチングが
進行し、平坦化がなされる。
【００１８】更に、Ｙで示されるトランジスタ（活性化
領域）上の第１の絶縁膜（ＳｉＯ２膜）１０はオーバー
エッチング時、ｐｏｌｙ−Ｓｉ膜１５で保護されており
、十分な絶縁性、Ｖｔｈが安定して確保できる。図３（
ｂ）で１７はレジストであり、元々平坦化されている第
１の絶縁膜１０を除去しないためである。このようにし
て、ベース（Ｂ）、エミッタ（Ｅ）、コレクタ（Ｃ）を
具備したバーズヘッドのないトランジスタが製造される
。
領域）上の第１の絶縁膜（ＳｉＯ２膜）１０はオーバー
エッチング時、ｐｏｌｙ−Ｓｉ膜１５で保護されており
、十分な絶縁性、Ｖｔｈが安定して確保できる。図３（
ｂ）で１７はレジストであり、元々平坦化されている第
１の絶縁膜１０を除去しないためである。このようにし
て、ベース（Ｂ）、エミッタ（Ｅ）、コレクタ（Ｃ）を
具備したバーズヘッドのないトランジスタが製造される
。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
半導体表面が平坦化できるので、上層メタル配線の信頼
性（エレクトロマイグレーション）の向上や上層、層間
ＣＶＤ膜のカバレージが改善されるため耐湿性向上が図
られる。更にまた、本発明は工程数を増大させることな
く実現できるため、コストの増大も抑えることができる
。
半導体表面が平坦化できるので、上層メタル配線の信頼
性（エレクトロマイグレーション）の向上や上層、層間
ＣＶＤ膜のカバレージが改善されるため耐湿性向上が図
られる。更にまた、本発明は工程数を増大させることな
く実現できるため、コストの増大も抑えることができる
。
【図面の簡単な説明】
【図１】本発明の一実施例の前半工程断面図である。
【図２】本発明の一実施例の中間工程断面図である。
【図３】本発明の一実施例の後半工程断面図である。
【図４】従来技術を説明するための工程断面図である。
１ Ｐ型シリコン基板
２ ｎ＋埋込層
３ ｎ型エピタキシャル層
４ ＳｉＯ２膜
５ Ｓｉ３Ｎ４膜
６ ＬＯＣＯＳ ＳｉＯ２膜（素子分離領域）７，
８ Ｐ＋層 ９ Ｐ＋＋層 １０ 第１の絶縁膜 １２ ベース電極窓開口部 １３ エミッタ電極窓開口部 １４ コレクタ電極窓開口部 １５ ｐｏｌｙ−Ｓｉ膜 １６ 第２の絶縁膜（ＳｉＯ２） １７ レジスト １９，２４ バーズヘッド ２０ Ｓｉ基板 ２１ ＳｉＯ２膜 ２２ Ｓｉ３Ｎ４膜 ２３ ＬＯＣＯＳ ＳｉＯ２膜
８ Ｐ＋層 ９ Ｐ＋＋層 １０ 第１の絶縁膜 １２ ベース電極窓開口部 １３ エミッタ電極窓開口部 １４ コレクタ電極窓開口部 １５ ｐｏｌｙ−Ｓｉ膜 １６ 第２の絶縁膜（ＳｉＯ２） １７ レジスト １９，２４ バーズヘッド ２０ Ｓｉ基板 ２１ ＳｉＯ２膜 ２２ Ｓｉ３Ｎ４膜 ２３ ＬＯＣＯＳ ＳｉＯ２膜
Claims (1)
- 【請求項１】 シリコン基板上にＲｅｃｅｓｓｅｄ
ＬＯＣＯＳ法により素子分離領域を形成し、次に全面に
絶縁層を形成し、多結晶シリコン膜からなるコンタクト
を前記素子分離領域間に形成すると同時に、前記多結晶
シリコン膜からなる抵抗体を前記素子分離領域上に形成
する半導体装置の製造プロセスにおいて、前記素子分離
領域の凸状端部上方の前記多結晶シリコン膜を選択的に
除去し、前記多結晶シリコン膜をマスクとして露出した
前記絶縁層及び前記素子分離領域の凸状端部を順次平坦
にエッチング除去することを特徴とする半導体装置の製
造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105604A JPH04335529A (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
| US07/880,555 US5256589A (en) | 1991-05-10 | 1992-05-08 | Method of improving the flatness of wiring layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3105604A JPH04335529A (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04335529A true JPH04335529A (ja) | 1992-11-24 |
Family
ID=14412110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3105604A Pending JPH04335529A (ja) | 1991-05-10 | 1991-05-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5256589A (ja) |
| JP (1) | JPH04335529A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2026010856A1 (en) * | 2024-06-30 | 2026-01-08 | Texas Instruments Incorporated | Dummy components in integrated circuits |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2934738B2 (ja) | 1994-03-18 | 1999-08-16 | セイコーインスツルメンツ株式会社 | 半導体装置およびその製造方法 |
| US5455188A (en) * | 1995-01-31 | 1995-10-03 | United Microelectronics Corp. | Process for fabricating a lateral bipolar junction transistor |
| JP4472232B2 (ja) * | 2002-06-03 | 2010-06-02 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5414165A (en) * | 1977-07-05 | 1979-02-02 | Oki Electric Ind Co Ltd | Selective oxidation method for semiconductor substrate |
| JPS62282446A (ja) * | 1986-05-31 | 1987-12-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS63184364A (ja) * | 1987-01-27 | 1988-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JPH0443663A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
-
1991
- 1991-05-10 JP JP3105604A patent/JPH04335529A/ja active Pending
-
1992
- 1992-05-08 US US07/880,555 patent/US5256589A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2026010856A1 (en) * | 2024-06-30 | 2026-01-08 | Texas Instruments Incorporated | Dummy components in integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| US5256589A (en) | 1993-10-26 |
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