JPH0130310B2 - - Google Patents
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- Publication number
- JPH0130310B2 JPH0130310B2 JP57152202A JP15220282A JPH0130310B2 JP H0130310 B2 JPH0130310 B2 JP H0130310B2 JP 57152202 A JP57152202 A JP 57152202A JP 15220282 A JP15220282 A JP 15220282A JP H0130310 B2 JPH0130310 B2 JP H0130310B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- layer
- silicon film
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路装置、特にバイポー
ラ型集積回路装置におけるベース抵抗の小さい高
周波トランジスタの製造方法に関するものであ
る。
ラ型集積回路装置におけるベース抵抗の小さい高
周波トランジスタの製造方法に関するものであ
る。
一般に、バイポーラ形集積回路装置（以下単に
BIP.ICと言う）のトランジスタはＰ−ｎ接合分
離、選択酸化技術を使つた酸化膜分離、また三重
拡散による方法などによつて電気的に独立した島
内に形成されるが、ここでは酸化膜分離法によつ
てnpnトランジスタを形成する製造方法について
説明する。
BIP.ICと言う）のトランジスタはＰ−ｎ接合分
離、選択酸化技術を使つた酸化膜分離、また三重
拡散による方法などによつて電気的に独立した島
内に形成されるが、ここでは酸化膜分離法によつ
てnpnトランジスタを形成する製造方法について
説明する。
第１図ａ〜第１図ｅは従来のバイポーラ型集積
回路装置の製造方法を製造工程順に示す断面図で
ある。同図において、１は低濃度のＰ形シリコン
基板、２はコレクタ埋込層となる高濃度ｎ形層
（以下単にn+層と言う）、３は低濃度ｎ形（以下
n-と言う）のエピタキシヤル層、４はチヤネル
カツト用のＰ層、５は下敷酸化膜、６は厚い酸化
膜、７はこの下敷酸化膜５上に形成した窒化膜、
８はイオン注入保護用の酸化膜、９は外部ベース
層となるP+層、１０はレジスト膜、１１は活性
ベース層となるＰ層、１２は一般にPSG（ホスシ
リゲート・ガラス膜）を用いるパツシイベイシヨ
ン膜、１３および１４は高ドースのイオン注入を
行なつた領域１３ａはエミツタ層、１４ａはコレ
クタ電極取り出し層、１５ａ，１５ｂおよび１５
ｃはそれぞれ開口部、１６ａ〜１６ｃは一般に
Pt−Si、Pd−Siなどの金属シリサイド、１７ａ
〜１７ｃは電極配線である。
回路装置の製造方法を製造工程順に示す断面図で
ある。同図において、１は低濃度のＰ形シリコン
基板、２はコレクタ埋込層となる高濃度ｎ形層
（以下単にn+層と言う）、３は低濃度ｎ形（以下
n-と言う）のエピタキシヤル層、４はチヤネル
カツト用のＰ層、５は下敷酸化膜、６は厚い酸化
膜、７はこの下敷酸化膜５上に形成した窒化膜、
８はイオン注入保護用の酸化膜、９は外部ベース
層となるP+層、１０はレジスト膜、１１は活性
ベース層となるＰ層、１２は一般にPSG（ホスシ
リゲート・ガラス膜）を用いるパツシイベイシヨ
ン膜、１３および１４は高ドースのイオン注入を
行なつた領域１３ａはエミツタ層、１４ａはコレ
クタ電極取り出し層、１５ａ，１５ｂおよび１５
ｃはそれぞれ開口部、１６ａ〜１６ｃは一般に
Pt−Si、Pd−Siなどの金属シリサイド、１７ａ
〜１７ｃは電極配線である。
次に、上記構成によるバイポーラ形集積回路装
置の製造工程について説明する。まず、第１図ａ
に示すように、低濃度のＰ形シリコン基板１にコ
レクタ埋込層となるn-のエピタキシヤル層３を
成長させる。次に、第１図ｂに示すように、下敷
酸化膜５上に形成した窒化膜７をマスクとして選
択酸化技術によつて分離帯に厚い酸化膜６を形成
し、分離酸化膜直下にはチヤンネルカツト用のＰ
層４が同時に形成される。次に第１図ｃに示すよ
うに、選択酸化用のマスクを除去し、再度イオン
注入保護用の酸化膜８を形成し、レジスト膜（図
示してない）をマスクとして外部ベース層となる
P+層９およびレジスト膜除去後、再度レジスト
膜１０をマスクとして活性ベース層となるＰ層１
１をイオン注入法によつて形成する。次に、第１
図ｄに示すように、パツシイベイシヨン膜１２を
デポシイシヨンし、ベース・イオン注入層のアニ
ールとPSG膜の焼しめとをかねた熱処理をおこ
なつたのち、開口して、ｎ形の高ドースのイオン
注入を行ない領域１３および１４を形成する。次
に、第１図ｅに示すように、イオン注入層をアニ
ールして、エミツタ層１３ａ、コレクタ電極取り
出し層１４ａを形成したのち、ベース電極取り出
し用の開口をおこない、電極ぬけ防止のため、金
属シリサイド１６ａ〜１６ｃを開口部１５ａ〜１
５ｃにそれぞれ形成したのち、低抵抗金属（一般
にAlの使用が多い）による電極配線１７ａ〜１
７ｃをおこなう。なお、第１図ｅに示すトランジ
スタの平面パターンを第２図に示す。この図にお
いて１８はP+層、１９はn+層、２０はＰ層であ
る。
置の製造工程について説明する。まず、第１図ａ
に示すように、低濃度のＰ形シリコン基板１にコ
レクタ埋込層となるn-のエピタキシヤル層３を
成長させる。次に、第１図ｂに示すように、下敷
酸化膜５上に形成した窒化膜７をマスクとして選
択酸化技術によつて分離帯に厚い酸化膜６を形成
し、分離酸化膜直下にはチヤンネルカツト用のＰ
層４が同時に形成される。次に第１図ｃに示すよ
うに、選択酸化用のマスクを除去し、再度イオン
注入保護用の酸化膜８を形成し、レジスト膜（図
示してない）をマスクとして外部ベース層となる
P+層９およびレジスト膜除去後、再度レジスト
膜１０をマスクとして活性ベース層となるＰ層１
１をイオン注入法によつて形成する。次に、第１
図ｄに示すように、パツシイベイシヨン膜１２を
デポシイシヨンし、ベース・イオン注入層のアニ
ールとPSG膜の焼しめとをかねた熱処理をおこ
なつたのち、開口して、ｎ形の高ドースのイオン
注入を行ない領域１３および１４を形成する。次
に、第１図ｅに示すように、イオン注入層をアニ
ールして、エミツタ層１３ａ、コレクタ電極取り
出し層１４ａを形成したのち、ベース電極取り出
し用の開口をおこない、電極ぬけ防止のため、金
属シリサイド１６ａ〜１６ｃを開口部１５ａ〜１
５ｃにそれぞれ形成したのち、低抵抗金属（一般
にAlの使用が多い）による電極配線１７ａ〜１
７ｃをおこなう。なお、第１図ｅに示すトランジ
スタの平面パターンを第２図に示す。この図にお
いて１８はP+層、１９はn+層、２０はＰ層であ
る。
しかしながら、従来の半導体集積回路装置の製
造方法では、トランジスタの周波数特性はベー
ス・コレクタ容量CTCやベース抵抗rbbなどに依存
するので、ベース抵抗を下げるためのP+層（ベ
ース電極取り出し領域）１８を形成することはベ
ース・コレクタ容量の増大をまねく。また、ベー
ス抵抗はエミツタ層であるn+層１９とベース電
極開口１５ｃとの距離DC（第２図参照）にも依存
しているが、電極配線１７ｂおよび１７ｃの間隔
および開口と電極の重ね合せ分との合計の距離と
なつて、写真製版およびエツチングの向上によつ
て電極間隔が小さくなつても重ね合わせ分が残る
などの欠点があつた。
造方法では、トランジスタの周波数特性はベー
ス・コレクタ容量CTCやベース抵抗rbbなどに依存
するので、ベース抵抗を下げるためのP+層（ベ
ース電極取り出し領域）１８を形成することはベ
ース・コレクタ容量の増大をまねく。また、ベー
ス抵抗はエミツタ層であるn+層１９とベース電
極開口１５ｃとの距離DC（第２図参照）にも依存
しているが、電極配線１７ｂおよび１７ｃの間隔
および開口と電極の重ね合せ分との合計の距離と
なつて、写真製版およびエツチングの向上によつ
て電極間隔が小さくなつても重ね合わせ分が残る
などの欠点があつた。
したがつて、この発明の目的はエミツタ拡散と
ベース電極取り出し領域がセルフアライン（自己
整合、S.Aと略す）されることによつて、ベース
抵抗の小さい高周波トランジスタを製造すること
ができる半導体集積回路装置の製造方法を提供す
るものである。
ベース電極取り出し領域がセルフアライン（自己
整合、S.Aと略す）されることによつて、ベース
抵抗の小さい高周波トランジスタを製造すること
ができる半導体集積回路装置の製造方法を提供す
るものである。
このような目的を達成するため、この発明は基
板表面に直接シリコン膜をデイポシイシヨンし、
選択酸化法によつてこのシリコン膜のエミツタ拡
散領域およびコレクタとベース電極取り出し領域
を除いて酸化する工程と、この酸化膜をマスクに
エミツタ拡散領域およびコレクタ電極取り出し領
域上に形成されたシリコン膜に高濃度不純物拡散
を行なう工程と、前記基板への前記シリコン膜か
ら拡散によつてエミツタ層を形成したのち、前記
酸化膜を全面除去し、低温酸化を行なう工程と、
前記高濃度拡散を行なつたシリコン膜表面に厚く
酸化膜を形成し、異方性エツチングを行なつてこ
のシリコン膜の側壁にのみ酸化膜が残るように、
この低温酸化膜を除去する工程と、金属シリサイ
ド膜を基板およびシリコン膜表面に形成したの
ち、パツシイベイシヨン膜をデイポシイシヨン
し、次いで低抵抗金属配線する工程とを備えるも
のであり、以下実施例を用いて詳細に説明する。
板表面に直接シリコン膜をデイポシイシヨンし、
選択酸化法によつてこのシリコン膜のエミツタ拡
散領域およびコレクタとベース電極取り出し領域
を除いて酸化する工程と、この酸化膜をマスクに
エミツタ拡散領域およびコレクタ電極取り出し領
域上に形成されたシリコン膜に高濃度不純物拡散
を行なう工程と、前記基板への前記シリコン膜か
ら拡散によつてエミツタ層を形成したのち、前記
酸化膜を全面除去し、低温酸化を行なう工程と、
前記高濃度拡散を行なつたシリコン膜表面に厚く
酸化膜を形成し、異方性エツチングを行なつてこ
のシリコン膜の側壁にのみ酸化膜が残るように、
この低温酸化膜を除去する工程と、金属シリサイ
ド膜を基板およびシリコン膜表面に形成したの
ち、パツシイベイシヨン膜をデイポシイシヨン
し、次いで低抵抗金属配線する工程とを備えるも
のであり、以下実施例を用いて詳細に説明する。
第３図ａ〜第３図ｇはこの発明に係る半導体集
積回路装置の製造方法の一実施例を製造工程順に
示す断面図である。同図において、２１はポリシ
リコン膜、２２は窒化膜、２３，２４および２５
はそれぞれエミツタ領域、コレクタ電極取り出し
領域およびベース電極取り出し領域、２６はポリ
シリコン膜を酸化して形成した酸化膜、２７は選
択的にP+注入を行なつて形成したベース電極形
成用ポリシリコン膜、２８はマスクとなるレジス
ト膜、２９および３０はそれぞれエミツタおよび
コレクタ電極、３１，３２および３３は低温酸化
によつて形成した酸化膜、３４はポリシリコン、
３５および３６は酸化膜である。
積回路装置の製造方法の一実施例を製造工程順に
示す断面図である。同図において、２１はポリシ
リコン膜、２２は窒化膜、２３，２４および２５
はそれぞれエミツタ領域、コレクタ電極取り出し
領域およびベース電極取り出し領域、２６はポリ
シリコン膜を酸化して形成した酸化膜、２７は選
択的にP+注入を行なつて形成したベース電極形
成用ポリシリコン膜、２８はマスクとなるレジス
ト膜、２９および３０はそれぞれエミツタおよび
コレクタ電極、３１，３２および３３は低温酸化
によつて形成した酸化膜、３４はポリシリコン、
３５および３６は酸化膜である。
次に上記構成による半導体集積回路装置の製造
工程について説明する。まず、第３図ａに示すよ
うに、従来法により分離を形成し、ベース領域１
１をイオン注入して形成したのち、酸化膜８を全
面除去して、ポリシリコン膜２１をデポシイシヨ
ンする。さらに、窒化膜２２をデポシイシヨンし
て、エミツタ領域およびコレクタとベースのそれ
ぞれの電極取り出し領域に残る様にパターニング
する。次に、第３図ｂに示すように、前記窒化膜
２２をマスクとして選択酸化を行ない、エミツタ
領域２３、コレクタ電極取り出し領域２４および
ベース電極取り出し領域２５のポリシリコン膜を
残して選択的にポリシリコン膜を酸化し、酸化膜
２６を形成する。ここで、窒化膜マスクとして下
敷酸化膜を形成したのち、窒化膜２２をデポシイ
シヨンして複合マスクとして使うこともできる。
さらに、次工程のイオン注入に際して、前記下敷
酸化膜を注入保護膜として使うこともできる。次
に、第３図ｃに示すように、選択酸化したのち窒
化膜を除去し、図示せぬレジスト膜をマスクにし
て選択的にP+注入をベース電極形成用ポリシリ
コン膜２７に行なう。そして、同様にレジスト膜
２８をマスクにして、n+注入をエミツタ２９と
コレクタ電極３０に行なう。ここで、注入領域は
酸化膜２６で決まり、レジスト膜は少しオーバ目
にパターニングされる。そして、酸化膜２６はイ
オン注入マスクとして高々3000Å程度でよいの
で、ポリシリコン膜が厚い時はポリシリコン膜を
少しエツチングしたのちに、選択酸化してポリシ
リコン膜を完全に酸化してしまう。次に、第３図
ｄに示すように、前記ポリシリコン膜から拡散し
てエミツタ層１３ａ、ベース電極取り出し領域１
８、コレクタ電極取り出し領域１４ａを形成した
のち、前記酸化膜２６を全面除去する。次に、第
３図ｅに示すように、低温酸化して酸化膜３１，
３２および３３を形成する。この時、よく知られ
ているように、低温で酸化すればn+層上の酸化
膜３１は厚く、基板およびP+ポリシリコン膜上
の酸化膜３２および３３は薄く形成される。そし
て、RIE（リアクテイブ・イオン・エツチング）
などの異方性エツチングを行なつて、ポリシリコ
ン３４側壁での酸化膜３５を残して酸化膜３１〜
３３を除去する。このとき、ベース・ポリシリコ
ン電極２７の側壁での酸化膜３６は薄いため、異
方性エツチングしたのち、軽く全面エツチングし
て除去してもよく、また製造マージンを大きくす
るために、前記酸化膜３５をマスクするようなレ
ジストマスクを形成してエツチングしてもよい。
次に、第３図ｆに示すように、前記エツチングの
のち、金属シリサイド１６ａ〜１６ｃを形成す
る。ここで、ポリシリコン膜は前記酸化膜３１が
2000Å程度であり、また金属シリサイドが500Å
程のために約1000Å薄くなるので、2000Å程度の
厚さが必要である。また、膜厚は段差や深さ方向
の抵抗値などからできるだけ薄い方が望ましく、
前記の値が最適である。また、酸化膜３６を除去
するのはベース領域２０上にできた金属シリサイ
ド１６ｃとポリシリコン膜上の金属シリサイドと
が金属シリサイド１６ｃで直接接続されるために
なされる。次に、第３図ｇはパツシイベイシヨン
膜１２を形成したのち、アルミ電極配線１７ａ，
１７ｂ（図示せず）、１７ｃを形成する。なお、こ
の第３図ｇに示すトランジスタの平面パターンを
第４図に示す。
工程について説明する。まず、第３図ａに示すよ
うに、従来法により分離を形成し、ベース領域１
１をイオン注入して形成したのち、酸化膜８を全
面除去して、ポリシリコン膜２１をデポシイシヨ
ンする。さらに、窒化膜２２をデポシイシヨンし
て、エミツタ領域およびコレクタとベースのそれ
ぞれの電極取り出し領域に残る様にパターニング
する。次に、第３図ｂに示すように、前記窒化膜
２２をマスクとして選択酸化を行ない、エミツタ
領域２３、コレクタ電極取り出し領域２４および
ベース電極取り出し領域２５のポリシリコン膜を
残して選択的にポリシリコン膜を酸化し、酸化膜
２６を形成する。ここで、窒化膜マスクとして下
敷酸化膜を形成したのち、窒化膜２２をデポシイ
シヨンして複合マスクとして使うこともできる。
さらに、次工程のイオン注入に際して、前記下敷
酸化膜を注入保護膜として使うこともできる。次
に、第３図ｃに示すように、選択酸化したのち窒
化膜を除去し、図示せぬレジスト膜をマスクにし
て選択的にP+注入をベース電極形成用ポリシリ
コン膜２７に行なう。そして、同様にレジスト膜
２８をマスクにして、n+注入をエミツタ２９と
コレクタ電極３０に行なう。ここで、注入領域は
酸化膜２６で決まり、レジスト膜は少しオーバ目
にパターニングされる。そして、酸化膜２６はイ
オン注入マスクとして高々3000Å程度でよいの
で、ポリシリコン膜が厚い時はポリシリコン膜を
少しエツチングしたのちに、選択酸化してポリシ
リコン膜を完全に酸化してしまう。次に、第３図
ｄに示すように、前記ポリシリコン膜から拡散し
てエミツタ層１３ａ、ベース電極取り出し領域１
８、コレクタ電極取り出し領域１４ａを形成した
のち、前記酸化膜２６を全面除去する。次に、第
３図ｅに示すように、低温酸化して酸化膜３１，
３２および３３を形成する。この時、よく知られ
ているように、低温で酸化すればn+層上の酸化
膜３１は厚く、基板およびP+ポリシリコン膜上
の酸化膜３２および３３は薄く形成される。そし
て、RIE（リアクテイブ・イオン・エツチング）
などの異方性エツチングを行なつて、ポリシリコ
ン３４側壁での酸化膜３５を残して酸化膜３１〜
３３を除去する。このとき、ベース・ポリシリコ
ン電極２７の側壁での酸化膜３６は薄いため、異
方性エツチングしたのち、軽く全面エツチングし
て除去してもよく、また製造マージンを大きくす
るために、前記酸化膜３５をマスクするようなレ
ジストマスクを形成してエツチングしてもよい。
次に、第３図ｆに示すように、前記エツチングの
のち、金属シリサイド１６ａ〜１６ｃを形成す
る。ここで、ポリシリコン膜は前記酸化膜３１が
2000Å程度であり、また金属シリサイドが500Å
程のために約1000Å薄くなるので、2000Å程度の
厚さが必要である。また、膜厚は段差や深さ方向
の抵抗値などからできるだけ薄い方が望ましく、
前記の値が最適である。また、酸化膜３６を除去
するのはベース領域２０上にできた金属シリサイ
ド１６ｃとポリシリコン膜上の金属シリサイドと
が金属シリサイド１６ｃで直接接続されるために
なされる。次に、第３図ｇはパツシイベイシヨン
膜１２を形成したのち、アルミ電極配線１７ａ，
１７ｂ（図示せず）、１７ｃを形成する。なお、こ
の第３図ｇに示すトランジスタの平面パターンを
第４図に示す。
なお、前記の選択酸化用のマスク形成に際し、
窒化膜パターニングをオーバ・エツチングによる
サイドエツチング効果を利用してさらにエミツタ
幅を小さくすることができることはもちろんであ
る。また、以上はnpnトランジスタについて説明
したが、pnpトランジスタについても同様にでき
ることはもちろんである。さらに前記した各種の
分離法についても同様に適用することができるこ
とはもちろんである。
窒化膜パターニングをオーバ・エツチングによる
サイドエツチング効果を利用してさらにエミツタ
幅を小さくすることができることはもちろんであ
る。また、以上はnpnトランジスタについて説明
したが、pnpトランジスタについても同様にでき
ることはもちろんである。さらに前記した各種の
分離法についても同様に適用することができるこ
とはもちろんである。
以上詳細に説明したように、この発明に係る半
導体集積回路装置の製造方法によればエミツタ拡
散を行なつたポリシリコン膜２９上の金属シリサ
イド１６ｂによつてエミツタ電極１７ｂに接続さ
れ、ベース電極１７ｃはポリシリコン２７上の金
属シリサイド１６ｃをかいして、エミツタ領域か
ら酸化膜３５だけ離れた所までの金属シリサイド
１６ｃに接続されたSA構造となつているために、
ベース抵抗を極端に小さくすることができる。ま
た、ベース電極取り出しのために金属シリサイド
付のポリシリコン膜を使うことによつて、従来の
コンタクトとアルミ配線との重ね合せ領域分が省
略できるうえ、ベース・コンタクト領域をほとん
ど取らなくてよくなつたため、ベース面積が従来
の約半分に縮少される。さらに、エミツタ拡散が
ポリシリコン膜を通して行なうことで浅く制御よ
く形成できると同時に、エミツタ用ポリシリコン
膜２９の形成が選択酸化によつているので、エミ
ツタ幅も従来よりも狭くできるなどの効果があ
る。
導体集積回路装置の製造方法によればエミツタ拡
散を行なつたポリシリコン膜２９上の金属シリサ
イド１６ｂによつてエミツタ電極１７ｂに接続さ
れ、ベース電極１７ｃはポリシリコン２７上の金
属シリサイド１６ｃをかいして、エミツタ領域か
ら酸化膜３５だけ離れた所までの金属シリサイド
１６ｃに接続されたSA構造となつているために、
ベース抵抗を極端に小さくすることができる。ま
た、ベース電極取り出しのために金属シリサイド
付のポリシリコン膜を使うことによつて、従来の
コンタクトとアルミ配線との重ね合せ領域分が省
略できるうえ、ベース・コンタクト領域をほとん
ど取らなくてよくなつたため、ベース面積が従来
の約半分に縮少される。さらに、エミツタ拡散が
ポリシリコン膜を通して行なうことで浅く制御よ
く形成できると同時に、エミツタ用ポリシリコン
膜２９の形成が選択酸化によつているので、エミ
ツタ幅も従来よりも狭くできるなどの効果があ
る。
第１図ａ〜第１図ｅは従来のバイポーラ型集積
回路装置の製造方法を製造工程順に示す断面図、
第２図は第１図ｅに示すトランジスタの平面パタ
ーンを示す図、第３図ａ〜第３図ｇはこの発明に
係る半導体集積回路装置の製造方法の一実施例を
製造工程順に示す断面図、第４図は第３図ｇに示
すトランジスタの平面パターンを示す図である。 １……Ｐ形シリコン基板、２……高濃度ｎ形層
（n+層）、３……エピタキシヤル層、４……Ｐ層、
５……下敷酸化膜、６……厚い酸化膜、７……窒
化膜、８……酸化膜、９……P+層、１０……レ
ジスト膜、１１……Ｐ層、１２……パツシイベイ
シヨン膜、１３および１４……領域、１３ａ……
エミツタ層、１４ａ……コレクタ電極取り出し
層、１５ａ〜１５ｃ……開口部、１６ａ〜１６ｃ
……金属シリサイド、１７ａ〜１７ｃ……電極配
線、１８……P+層、１９……n+層、２０……Ｐ
層、２１……ポリシリコン膜、２２……窒化膜、
２３……エミツタ領域、２４……コレクタ電極取
り出し領域、２５……ベース電極取り出し領域、
２６……酸化膜、２７……ベース電極形成用ポリ
シリコン膜、２８……レジスト膜、２９……エミ
ツタ電極、３０……コレクタ電極、３１〜３３…
…酸化膜、３４……ポリシリコン、３５および３
６……酸化膜。なお、図中、同一符号は同一また
は相当部分を示す。
回路装置の製造方法を製造工程順に示す断面図、
第２図は第１図ｅに示すトランジスタの平面パタ
ーンを示す図、第３図ａ〜第３図ｇはこの発明に
係る半導体集積回路装置の製造方法の一実施例を
製造工程順に示す断面図、第４図は第３図ｇに示
すトランジスタの平面パターンを示す図である。 １……Ｐ形シリコン基板、２……高濃度ｎ形層
（n+層）、３……エピタキシヤル層、４……Ｐ層、
５……下敷酸化膜、６……厚い酸化膜、７……窒
化膜、８……酸化膜、９……P+層、１０……レ
ジスト膜、１１……Ｐ層、１２……パツシイベイ
シヨン膜、１３および１４……領域、１３ａ……
エミツタ層、１４ａ……コレクタ電極取り出し
層、１５ａ〜１５ｃ……開口部、１６ａ〜１６ｃ
……金属シリサイド、１７ａ〜１７ｃ……電極配
線、１８……P+層、１９……n+層、２０……Ｐ
層、２１……ポリシリコン膜、２２……窒化膜、
２３……エミツタ領域、２４……コレクタ電極取
り出し領域、２５……ベース電極取り出し領域、
２６……酸化膜、２７……ベース電極形成用ポリ
シリコン膜、２８……レジスト膜、２９……エミ
ツタ電極、３０……コレクタ電極、３１〜３３…
…酸化膜、３４……ポリシリコン、３５および３
６……酸化膜。なお、図中、同一符号は同一また
は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 １ 基板表面に直接シリコン膜をデイポシイシヨ
ンし、選択酸化法によつてこのシリコン膜のエミ
ツタ拡散領域およびコレクタとベース電極取り出
し領域を除いて酸化する工程と、この酸化膜をマ
スクにエミツタ拡散領域およびコレクタ電極取り
出し領域上に形成されたシリコン膜に高濃度不純
物拡散を行なう工程と、前記基板への前記シリコ
ン膜から拡散によつてエミツタ層を形成したの
ち、前記酸化膜を全面除去し、低温酸化を行なう
工程と、前記高濃度拡散を行なつたシリコン膜表
面に厚く酸化膜を形成し、異方性エツチングを行
なつてこのシリコン膜の側壁にのみ酸化膜が残る
ように、この低温酸化膜を除去する工程と、金属
シリサイド膜を基板およびシリコン膜表面に形成
したのち、パツシイベイシヨン膜をデイポシイシ
ヨンし、次いで低抵抗金属配線する工程とを備え
たことを特徴とする半導体集積回路装置の製造方
法。 ２ 前記シリコン膜としてポリシリコン膜を用い
ることを特徴とする特許請求の範囲第１項記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152202A JPS5940573A (ja) | 1982-08-30 | 1982-08-30 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57152202A JPS5940573A (ja) | 1982-08-30 | 1982-08-30 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5940573A JPS5940573A (ja) | 1984-03-06 |
| JPH0130310B2 true JPH0130310B2 (ja) | 1989-06-19 |
Family
ID=15535287
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57152202A Granted JPS5940573A (ja) | 1982-08-30 | 1982-08-30 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5940573A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6331167A (ja) * | 1986-07-24 | 1988-02-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS63188916A (ja) * | 1987-01-31 | 1988-08-04 | Kitamura Kiden Kk | 帯材走行位置制御装置 |
-
1982
- 1982-08-30 JP JP57152202A patent/JPS5940573A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5940573A (ja) | 1984-03-06 |
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