JPH0433624B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、デジタル式ドツトマトリツクスプリ
ンタ、詳しくは、マイクロプロセツサ或いは他の
データ処理回路のようなデータソースとプリンタ
との間のインタフエースであるデジタル式ドツト
マトリツクスプリンタ用印刷ヘツド制御回路に関
する。

〔従来の技術〕

ワイヤーマトリツクス印刷ヘツドを駆動するよ
うに設計されたドツトマトリツクス印刷ヘツド制
御装置は、一般に１つの垂直なワイヤアレイ（例
えば、９本のワイヤから成る垂直な線形アレイで
あつて、その８本を同時に選択的に作動すること
が出来るもの）のみを駆動する。このような制御
装置用の従来の論理回路は、単一の注文生産の大
規模集積回路LSIチツプ上に都合良く設けること
ができる。このような構成のものは、印刷ヘツド
が１つの垂直なワイヤアレイ、一般には９本のワ
イヤのみを有する場合には適切に動作する。しか
しながら、２つ以上の垂直なワイヤアレイを有し
た印刷ヘツドを使用することによつてドツト密度
を増加しようとする一層複雑なプリンタにおい
て、既存のLSIチツプは、印刷ヘツド用のワイヤ
ドライバ（駆動器）に供給しなければならない全
データを選択的に受信したり、或いは処理するこ
とができない。

これを解決する１つの方法は、第１のチツプで
は実行できない余分なデータを受信し処理する機
能を有するように設計された第２の注文生産の
LSIチツプを設けることである。この解決方法
は、問題に対する１つの可能な答を提供するもの
ではあるけれども、追加機能を処理するように注
文生産しなければならない別のチツプを必要とす
る欠点にある。更に、一般的なプリンタにおいて
は、印刷ヘツドは、時々、２つの垂直なワイヤア
レイ（例えば、全体で18本のワイヤ）を有する印
刷ヘツドから単一のワイヤアレイ（例えば、９本
のワイヤのみ）を有する印刷ヘツドに、またはそ
の逆に変更されることがある。従つて、印刷ヘツ
ドの各ワイヤアレイを駆動するのに１つの共通な
形式の回路のみを使用することができれば非常に
望ましいことである。

〔発明が解決しようとする課題〕

本発明の目的の１つは、データを受信し処理す
る機能に関して、特定の印刷ヘツド制御回路が実
行すべき独特の役割（例えば、マスターまたはス
レーブの役割）を選択的に同定（identify）でき
る役割決定回路を有する標準化されたドツトマト
リツクスプリンタ用印刷ヘツド制御回路を提供す
ることにある。

本発明の他の目的の１つは、データ要求信号に
応答して複数組のデジタルデータ（例えば、バイ
ト）を相次いで伝送するデジタルデータプロセツ
サから、１組の印刷ヘツド制御データ（例えば、
１バイト）を選択的に要求し受信できるドツトマ
トリツクスプリンタ用印刷ヘツド制御回路を提供
することにある。

〔課題を解決するための手段〕

各印刷ヘツド制御回路１３，１４は、どの回路
が実際にデータソース１２に対してデータ要求信
号DRを発生し、どの回路が実際に相次いで伝送
されたデータの組（例えば、バイト）の各々を受
信するかを決定する各同一の印刷ヘツド制御回路
１３，１４間の所定のマスター／スレーブ関係を
設定する役割決定回路３６を有している。典型的
には、周期的にデータ要求信号DRを発生するデ
ータ要求回路２８が設けられている。このデータ
要求信号DRは、入力に応答して複数組のデジタ
ル印刷データ（例えば、バイト）を相次いで伝送
するデータソース（例えば、デジタルデータ処理
装置）への入力信号である。

選択された１つの制御回路１３，１４が、最初
に「マスター」として指定され、残りの回路１
４，１３が「スレーブ」となる。この場合、マス
ター制御回路１３，１４はマイクロプロセツサの
ようなデータソースに対してデータ要求信号DR
を発生し、このデータソースはその後データ要求
信号DRが終了するまで、（例えば、直接メモリ
アクセス様式において）、本発明においては、デ
ータ母線１６システムを介して相次いで印刷デー
タのバイトを供給する。スレーブ回路１４，１３
は、最初に伝送された印刷データのバイトのみを
受け入れるように条件づけられ、マスター回路１
３，１４は、２番目に伝送された印刷データのバ
イトのみを受け入れ、次いでデータ要求信号DR
を終了するように条件づけられている。もちろ
ん、同じ技術を、必要に応じて、同様に他の印刷
ヘツド３４構成に適用して３つ以上の同じ制御回
路を有する装置に拡張することができる。この場
合、これらの制御回路は、それぞれ対応して相次
いで伝送される印刷データのバイトを相次いで受
信するために、所定の階層的な優先順序を取るよ
うに初期設定され、典型的にはデータを受信する
最後の回路がデータ要求信号DRを開始し終了さ
せる１つの「マスター」回路となる。

模範的な役割決定回路３６は、はじめに複数の
所定の状態の１つに予め設定することができるマ
スター／スレーブ状態手段５３を含んでいる。マ
スター／スレーブ状態手段５３の状態およびデー
タ要求信号DRの両者に応答するタイミング回路
４９が設けられている。役割決定回路３６内の制
御回路が、マスター／スレーブ状態手段５３の状
態、タイミング回路４９および（各伝送されるデ
ータバイトに付随したマイクロプロサツサ１２か
らの）データ確認制御パルスDAに応答して、一
連の確認制御パルスDAの内の所定の１つのパル
スが役割決定回路３６によつて通過させられ、他
のすべてのデータ確認制御パルスDAが阻止され
るようにする。役割決定回路３６を通過したデー
タ確認制御パルスDAは、印刷ヘツド制御回路１
３，１４内のドツトエレメント印刷データレジス
タ３０を初期設定し、このドツトエレメント印刷
データレジスタ３０が適当なデジタルデータの組
（例えば、バイト）を選択して、デジタルデータ
プロセツサ１２によつてデータ母線１６を介して
伝送できるようにする。各マスター／スレーブ状
態手段５３が相異なる初期状態に予め設定される
ので、各印刷ヘツド制御回路１３，１４の各役割
決定回路３６は、相異なるデータ確認制御パルス
DAを通過させて、その印刷ヘツド制御回路１
３，１４のレジスタ３０を初期設定する。このよ
うにして各印刷ヘツド制御回路１３，１４のドツ
トエレメント印刷データレジスタ３０は、適当な
組のデジタルデータがドツトエレメント印刷デー
タレジスタ３０に入力されるように独特の状態に
初期設定される。

従つて、本発明の構成は下記に示す通りであ
る。即ち、本発明はデータ要求信号DRに応答し
て複数組のデジタルデータを相次いで伝送するデ
ジタルデータプロセツサ１２からの印刷ヘツド３
４を制御データを選択的に要求し受信することが
できるドツトマトリツクスプリンタ１０用印刷ヘ
ツド制御回路１３，１４であつて、 複数の所定の状態の内の１つに予め設定するこ
とができるマスター／スレーブ状態手段３６と、 データ要求信号DRを発生するデータ要求手段
１８，２８と、 前記マスター／スレーブ状態手段３６に接続さ
れていて、所与のデータ要求信号DRに応答して
相次いで伝送されるデジタルデータの組から前記
マスター／スレーブ状態手段３６の状態によつて
決定される所定の組のデジタルデータを受信する
データ受信手段３０，４３とを有するドツトマト
リツクスプリンタ１０用印刷ヘツド制御回路１
３，１４、第１図、第４図）としての構成を有
し、或いはまた、 前記デジタルデータプロセツサ１２は、前記伝
送されるデジタルデータの各組に関連してデータ
確認制御パルスDAを伝送し、前記データ受信手
段３０，４３が、関連する制御信号によつて作動
された時、前記伝送されたデジタルデータの一組
を受信して記憶するように接続されたドツトエレ
メント印刷データレジスタ３０と、 前記データ確認制御パルスDAを受信し、前記
マスター／スレーブ状態手段３６の状態によつて
決定される所定の１つのデータ確認制御パルス
DAに応答して、前記ドツトエレメント印刷デー
タレジスタ３０用の前記関連する制御パルスを発
生するように接続された制御手段Ａ３（５５）と
を有するドツトマトリツクスプリンタ１０用印刷
ヘツド制御回路（１３，１４、第１図、第４図）
としての構成を有し、或いはまた、 前記制御手段Ａ３（５５）は、 前記マスター／スレーブ状態手段３６がマスタ
ー状態に予め設定されている場合のみ前記データ
要求信号DRの発生と同時に第１の状態にセツト
され、前記データ確認制御パルスDAによつて第
２の状態にリセツトされるフリツプフロツプ手段
FF１（５３）と、 マスター状態に予め設定されている前記マスタ
ー／スレーブ状態手段３６によつて禁止されてな
い限り、前記データ確認制御パルスDAに応答し
て所定期間の間作動するブランキングタイマ手段
４９と、 前記データ確認制御パルスDAを受信し、前記
フリツプフロツプ手段FF１（５３）が所定の状
態にあり、かつ前記ブランキングタイマ手段４９
が所定の状態にある時にのみ、前記データ確認制
御パルスDAを通過させるように接続されたゲー
ト手段Ａ３（５５）とをドツトマトリツクスプリ
ンタ１０用印刷ヘツド制御回路１３，１４、第１
図、第４図）としての構成を有し、或いはまた、 前記フリツプフロツプ手段FF１（５３）は、
当該フリツプフロツプの状態決定入力の一方
（Ｓ）を制御するように接続されて、前記マスタ
ー／スレーブ状態手段３６の状態および前記デー
タ要求信号DRの発生に応答する第１の論理ゲー
トＡ１（５１）を備えると共に、前記データ確認
制御パルスDAによつて制御されるように接続さ
れた他方の状態決定入力Ｃを持つフリツプフロツ
プFF１（５３）で構成され、 前記ブランキングタイマ手段４９は、クロツク
駆動されるブランキングカウンタ４９と、前記マ
スター／スレーブ状態手段３６の状態および前記
データ確認制御パルスDAに応答して前記ブラン
キングカウンタ４９を作動するように接続された
第２の論理ゲートＡ２（４７）とを有し、 前記ゲート手段Ａ３（５５）が、前記データ確
認制御パルスDA、前記フリツプフロツプFF１
（５３）の出力および前記ブランキングカウンタ
４９の出力を受信するように接続された入力を持
ち、かつ前記関連する制御信号Ｅを前記ドツトエ
レメント印刷データレジスタ３０に供給するよう
に接続された出力を持つ第３の論理ゲートＡ３
（５５）で構成されているドツトマトリツクスプ
リンタ１０用印刷ヘツド制御回路（１３，１４、
第１図、第４図）としての構成を有し、或いはま
た、 前記データ要求手段１８，２８が、前記第１の
論理ゲートＡ１（５１）に対する入力として供給
される運動制御パルス２０を周期的に発生するプ
ログラマブル間隔カウンタ１８と、状態決定入力
の一方Ｓが前記運動制御パルス２０を受信するよ
うに接続され、かつ他の状態決定入力Ｃが前記第
３の論理ゲートＡ３（５５）の出力を受信するよ
うに接続され、出力Ｑとして前記データ要求信号
DRを発生する第２のフリツプフロツプFF２（２
８）とを有するドツトマトリツクスプリンタ１０
用印刷ヘツド制御回路（１３，１４、第１図、第
４図）としての構成を有し、或いはまた、 データ要求信号DRに応答してデータプロセツ
サ１２から相次いで伝送されるデータおよび関連
するデータ確認制御パルスDAを受信することが
できるデータ受信手段３０，４３を各々有する２
つの同じデータ受信回路１３，１４の間に所定の
関係を設定する役割決定回路３６を有するドツト
マトリツクスプリンタ１０用印刷ヘツド制御回路
１３，１４であつて、 複数の所定の状態の内の１つを表すように初期
設定されるマスター／スレーブ状態手段３６と、 前記マスター／スレーブ状態手段３６の初期設
定された状態に応答して、(1)前記マスター／スレ
ーブ状態手段３６がマスター状態に初期設定され
ている場合には、データ要求信号DRの発生後に
最初に発生するデータ確認制御パルスDAを前記
マスター／スレーブ状態手段３６によつて禁止
し、２番目に発生するデータ確認制御パルスDA
を関連するデータ受信回路１３，１４の前記デー
タ受信手段３０，４３に通過させて、第２のデー
タ確認制御パルスDAに関連するデジタルデータ
を記憶させ、(2)前記マスター／スレーブ状態手段
３６がスレーブ状態に初期設定されている場合に
は、前記最初に発生するデータ確認制御パルス
DAを関連するデータ受信回路１３，１４の前記
データ受信手段３０，４３に伝送し、前記２番目
に発生するデータ確認制御パルスDAを前記状態
によつて禁止する様に制御手段Ａ３（５５）とを
有するドツトマトリツクスプリンタ１０用印刷ヘ
ツド制御回路（１３，１４、第１図、第４図）と
しての構成を有し、或いはまた、 前記データ受信手段３０，４３の各々が、ドツ
トマトリツクスプリンタ１０用のドツトエレメン
ト印刷データレジスタ３０を含んでいるドツトマ
トリツクスプリンタ１０用印刷ヘツド制御回路１
３，１４、第１図、第４図）としての構成を有
し、或いはまた、 前記マスター／スレーブ状態手段３６がフリツ
プフロツプFF１（５３）を含んでいるドツトマ
トリツクスプリンタ１０用印刷ヘツド制御回路１
３，１４、第１図、第４図）としての構成を有
し、或いはまた、 前記マスター／スレーブ状態手段３６と前記デ
ータ確認制御パルスDAとの両者に応答する論理
ゲートＡ２（４７）と、前記論理ゲートＡ２（４
７）の出力に応答し、出力が前記制御手段Ａ３
（５５）の入力となつているタイミング手段４９
とをさらに含んでいるドツトマトリツクスプリン
タ１０用印刷ヘツド制御回路（１３，１４、第１
図、第４図）としての構成を有し、或いはまた、 前記制御手段Ａ３（５５）が、前記マスター／
スレーブ状態手段３６と前記データ要求信号DR
との両者に応答する論理ゲートＡ１（５１）を含
み、前記論理ゲートＡ１（５１）によつて一方の
状態にセツトされ、前記データ確認制御パルス
DAの内のあらかじめ選択された１つによつて他
方の状態にリセツトされるフリツプフロツプFF
１（５３）をさらに含んでいるドツトマトリツク
スプリンタ１０用印刷ヘツド制御回路（１３，１
４、第１図、第４図）としての構成を有し、或い
はまた、 前記制御手段Ａ３（５５）が、さらに、前記フ
リツプフロツプFF１（５３）、前記タイミング手
段４９および前記データ確認制御パルスDAに応
答して、前記最初のおよび２番目のデータ確認制
御パルスDA内の１つを選択的に通過させる第２
の論理ゲートＡ２（４７）を含んでいるドツトマ
トリツクスプリンタ１０用印刷ヘツド制御回路
（１３，１４、第１図、第４図）としての構成を
有し、或いはまた、 各々のデータ受信回路１３，１４がデータプロ
セツサ１２から関連する印刷ワイヤアレイ用の印
刷データを、データプロセツサ１２から受信した
同時に発生するデータ確認制御パルスDAによつ
てセツトされた時に受信し得るドツトエレメント
印刷データレジスタ３０を有し、２つの実質的に
同一のアドレス可能な印刷データ受信回路１３，
１４を備えるドツトマトリツクスプリンタ１０用
印刷ヘツド制御回路１３，１４であつて、前記同
一の各印刷データ受信回路１３，１４が、 マスターおよびスレーブの役割の一方を表わす
ように初期設定される第１のフリツプフロツプ
FF１（５３）と、 前記第１のフリツプフロツプFF１（５３）の
所定の状態および前記データ確認制御パルスDA
の発生に応答して計時された出力を発生するよう
に作動するブランキングタイマ手段４９と、 前記第１フリツプフロツプFF１（５３）によ
つて一方の状態にセツトされ、前記データ確認制
御パルスDAによつて他方の状態にリセツトされ
る第２フリツプフロツプFF２（２８）と、 前記第２のフリツプフロツプFF２（２８）、前
記ブランキングタイマ手段４９の出力および前記
データ確認制御パルスDAに応答して、(1)第１の
データ確認制御パルスDAが前記第１のフリツプ
フロツプFF１（５３）によつて禁止され、かつ
前記第２のフリツプフロツプFF２（２８）をリ
セツトし、これにより第２のデータ確認制御パル
スDAをマスター指定回路１３，１４の前記ドツ
トエレメント印刷データレジスタ３０に伝送さ
せ、(2)前記第１のデータ確認制御パルスDAがス
レーブ指定回路１４，１３の前記ドツトエレメン
ト印刷データレジスタ３０に伝送され、かつ前記
ブランキングタイマ手段４９を作動し、これによ
り前記第２のデータ確認制御パルスDAが前記ス
レーブ指定回路１４，１３の第２のフリツプフロ
ツプFF２（２８）をリセツトすることを禁止す
る論理ゲートＡ３（５５）とを有する、２つの実
質的に同一のアドレス可能な印刷データ受信回路
１３，１４を備える、ドツトマトリツクスプリン
タ１０用印刷ヘツド制御回路（１３，１４、第１
図、第４図）としての構成を有し、或いはまた、 前記第１のフリツプフロツプFF１（５３）お
よび前記データ確認制御パルスDAの両者に応答
して、前記ブランキングタイマ手段４９を作動す
る第２の論理ゲートＡ２（４７）を含んでいるド
ツトマトリツクスプリンタ１０用印刷ヘツド制御
回路（１３，１４、第１図、第４図）としての構
成を有し、或いはまた、 モータ運動制御用プログラマブル間隔カウンタ
１８と、前記プログラマブル間隔カウンタ１８お
よび前記第１のフリツプフロツプFF１（５３）
の両者に応答する第３の論理ゲートＡ３（５５）
とを含み、前記第２のフリツプフロツプFF２
（２８）が前記第３のゲートＡ３（５５）によつ
て一方の状態にセツトされるドツトマトリツクス
プリンタ１０用印刷ヘツド制御回路（１３，１
４、第１図、第４図）としての構成を有し、或い
はまた、 前記プログラマブル間隔カウンタ１８によつて
一方の状態にセツトされ、前記第１の論理ゲート
Ａ１（５１）によつて選択的に通過させられた前
記データ確認制御パルスDAによつて他方の状態
にリセツトされる第３のフリツプフロツプを含
み、前記第３のフリツプフロツプが、データ要求
パルスDRを発生して前記データプロセツサ１２
に入力させるドツトマトリツクスプリンタ１０用
印刷ヘツド制御回路（１３，１４、第１図）とし
ての構成を有するものである。

本発明のこれらの目的及び他の目的、利点並び
に特徴は、添付図面を参照した好適実施例につい
ての次の詳細な説明から一層よく理解れるであろ
う。

〔実施例〕

第１図のドツトマトリツクスプリンタ１０は、
マイクロプロセツサ１２、第１の制御回路１３
（典型的には大規模集積回路チツプ）及び第２の
同じ制御回路１４（典型的には大規模集積回路チ
ツプ）を含む。各制御回路１３及び１４は同じで
あるので、第１の制御回路１３に関する部分のみ
が詳しく示されている。

マイクロプロセツサ１２、第１の制御回路１３
及び第２の制御回路１４は、データ母線１６によ
り通常のように相互接続されている。各制御回路
１３及び１４は、典型的にはプログラマブル間隔
カウンタ１８を有している。プログラマブル間隔
カウンタ１８は可変周波数の運動制御パルス２０
を発生し、この運動制御パルス２０は、ステツプ
モータ駆動回路２２に入力されて、普通のように
ステツプモータ２４の出力軸２６用の所望のプロ
フイール（motion profile）を発生させる。

運動制御パルス２０の周波数を増加し、維持し
あるいは減少させることによつて、ステツプモー
タ２４の出力軸２６を、例えば、所定の速度プロ
フイール（Velocity profile）に従つてそれぞれ
加速させ、一定速度に維持しあるいは減速させる
ことができる。出力軸２６の所望の運動が指令さ
れた時はいつでも、プログラマブル間隔カウンタ
１８が典型的には運動完了信号MCを発生し、こ
の信号はマイクロプロセツサ１２に入力されて通
常のように使用される。

プログラマブル間隔カウンタ１８によつて発生
された運動制御パルス２０は、模範的実施例にお
いては、またフリツプフロツプ（FF２）２８を
介してマイクロプロセツサ１２にデータ要求パル
スDRとして入力される。ステツプモータ２４の
運動を制御し、かつマイクロプロセツサ１２から
データを要求するために運動制御パルス２０が用
いられる。

各LSIチツプすなわち第１及び第２の制御回路
１３及び１４は、マイクロプロセツサ１２からの
１バイト（例えば、８ビツト）の印刷データを受
信して一時的に記憶するドツトエレメント印刷デ
ータレジスタ３０を有している。この印刷データ
バイトは、印刷ヘツド３４の個々のワイヤを選択
的に駆動する従来のワイヤ駆動回路３２に入力さ
れる。第１図において、図示の印刷ヘツド３４
は、18本のワイヤを有する印刷ヘツド３４であつ
て、これは両方のチツプとしての第１及び第２の
制御回路１３及び１４のドツトエレメントデータ
レジスタ３０から、適切な動作のために充分な記
憶データをワイヤ駆動回路３２に供給することを
必要とする。

印刷ヘツド３４は、第２図及び第３図に示すよ
うなドツト印刷パターンを発生する。第２図にお
いて、Ｘ印で表わされる第１の列は、印刷ヘツド
３４上の一列の垂直なアレイのワイヤによつて選
択的に打たれる紙上の９個の位置を表している。
印刷ヘツド３４の位置決めは、Ｘ印の第１の列に
よつて示されている９つの打込位置が符号３５で
示される位置で繰り返されるように位置決めされ
ている。従つて、印刷ヘツド３４の第１の９本の
ワイヤは各々が９つの打込位置から成る列を印刷
するようになつている。

印刷ヘツド３４の第２のアレイの９本のワイヤ
は、第２図においてＸ印の第２の列によつて示さ
れている。それらの打込み位置が印刷ヘツド３４
の第１の９本のワイヤの打込位置の水平方向の中
間になるように位置決めされている。この構成に
より、印刷されるドツトの水平密度を増加するこ
とが可能である。

第３図は、印刷ヘツド３４用の他の複数の印刷
ワイヤアレイのパターンを例示しているものであ
る。第３図において、第１の列のＸ印は、第１の
９本のワイヤのアレイによつて作られる打込位置
を示し、第２の列のＸ印は第２の９本のワイヤに
よつて作られる打込位置を示している。この構成
においては、第２の９本のワイヤのアレイによつ
て形成される。打込位置は、第１の９本のワイヤ
のアレイによる打込位置の垂直方向の中間に位置
する。従つて、この構成においては、垂直方向の
印刷密度が増加する。所定の印刷ヘツド３４にお
いて複数の印刷ワイヤアレイを有する他の構成も
とり得ることは明らかであろう。

役割決定回路３６は、各チツプすなわち各制御
回路１３及び１４内に設けられている。役割決定
回路３６の目的は、印刷データ要求及びデータ受
信に関して各制御回路１３及び１４が実行すべき
マスターまたはスレーブの役割を同定することで
ある。２つの制御回路１３，１４のみが用いられ
ている実施例においては、一方の制御回路１３，
１４がマスターとなり、他方１４，１３がスレー
ブとなる。この役割の同定は、マイクロプロセツ
サ１２が相次ぐデータ要求信号DRに応答して
（例えば、直接メモリアクセスDMA様式におい
て）複数の組（例えばバイト）のデジタルデータ
を相次いで出力するので必要となる。各制御回路
１３及び１４は、適切な組（例えば、バイト）の
デジタルデータのみを受け入れるように初期設定
されなければならない。役割決定回路３６の動作
及びその２つの同じ制御回路１３および１４間の
調整制御機能は、本発明の重要な特徴であり、第
１図及び第４図を参照して詳細に説明する。

プログラマブル間隔カウンタ１８が運動制御パ
ルス２０を発生し、こ運動制御パルス２０は、第
１のステツプモータ２４の出力軸２６の角度変位
を制御するためにステツプモータ駆動回路２２に
入力される。ステツプモータ駆動回路３８はステ
ツプモータ駆動回路２２と構造及び機能において
同じであり、ステツプモータ４０を制御するため
に同様な制御信号を発生する。制御回路１３及び
１４の能力を完全に利用するために、ステツプモ
ータ２４は典型的にはキヤリツジの動作を制御す
るために利用し、ステツプモータ４０は紙送り動
作を制御するために利用することが出来る。

第１図に示すマイクロプロセツサ１２をベース
とした制御装置は、データ母線１６を介してマイ
クロプロセツサ１２に接続されているデコーダ４
３によつて完成する。このデコーダ４３は、制御
回路１３及び１４を構成する各チツプの外部に設
けられた従来のアドレスデコーダであつてもよ
い。このデコーダ４３は、制御回路１３内の構成
部分を選択的にアドレスして、それらの構成部分
がデータ母線１６を介してデータを選択的に受信
できるように普通のように動作する。例えば、デ
コーダ４３は同じ複数の回路が選択的にそれぞれ
独特のマスター／スレーブ状態に初期設定される
ようにしている。最後に、データ転送などの同期
化を行うためにシステムクロツク信号CLKが制
御回路１３の種々の構成部分に入力される。（制
御回路１３及び１４は、図示の実施例において
は、3MHzの周波数でクロツクされるように設計
されている。） 制御回路１３及び１４は、ドツトマトリツクス
印刷ヘツド３４の印刷動作およびキヤリツジ作動
用ステツプモータ２４あるいは紙送り用ステツプ
モータ４０の動作を制御するに必要なすべての論
理機能を有していることが好ましい。これらの制
御回路１３，１４は、直接メモリアクセス
（DMA）及び割込機能を有する標準のマイクロ
プロセツサ入力／出力インタフエースとして設計
されている。第１図に示すドツトマトリツクスプ
リンタ１０の主要な特徴は、制御回路１３，１４
が制御用マイクロプロセツサ１２に対して特殊な
制約を課すことなく任意の数のステツプモータ駆
動印刷機械に使用できる充分な融通性を有してい
ることである。制御回路１３及び１４は、ドツト
マトリツクス印刷動作をキヤリツジ動作と同期さ
せながら、（ステツプモータ２４を介して）プリ
ンタのキヤリツジの動作を制御し、直接メモリア
クセスDMAによるマイクロプロセツサ１２のメ
モリからワイヤ駆動回路３２へのデータ伝送を調
整し、（ステツプモータ４０を介して）紙送りを
制御する。制御回路１３及び１４は同じであるけ
れども、役割決定回路３６の動作により、同じ構
成の制御回路１３，１４が異なる印刷ヘツド制御
動作を実行できるようにしている。

ドツトマトリツクスプリンタ１０において、直
接メモリアクセスDMAは、典型的には印刷デー
タバイトを転送するためのプロセツサDMAコン
トローラによつて与えられている。印刷データが
必要とされるときデータ要求がなされ、（データ
母線１６を介して）相次ぐデータバイトおよび
（データ確認制御線を介して）付随するデータ確
認ストローブ信号が、データ要求信号DRの終了
までプロセツサ１２によつて伝送される。各デー
タストローブ信号を受信したとき、選択されたメ
モリ位置の内容が、データ母線１６を介してそれ
ぞれのドツトエレメント印刷データレジスタ３０
に入力される。そして、印刷ワイヤが、供給され
た印刷データバイトパターンに従つて実質的に直
ちに作動される。（ここでは、DMA時間は短く、
印刷動作にはほとんど遅延をもたらさないものと
仮定する。） 第１図に示すような（模範的実施例においては
２つ以上の印刷ワイヤアレイを有する印刷ヘツド
３４を駆動する）２つの同じ制御回路１３及び１
４を利用したドツトマトリツクスプリンタ１０に
おいては、印刷エレメントあたり２つのDMA転
送を行う手段が設けられている。例えば制御回路
内の２重動作レジスタ４５を初めにセツトするこ
とによつて、指定されたマスタ印刷ヘツド制御回
路１３，１４は、第２のデータ確認ストローブの
みに応答し、スレーブ印刷ヘツド制御回路１４，
１３は、第１のデータ確認ストローブにのみ応答
する。２つのデータ転送サイクル間の時間が非常
に短く、このためドツト変位において時間に引き
起された差が生じないものと仮定する。

役割決定回路３６は、第４図に詳細に示されて
いる。この役割決定回路３６は、初めに（例え
ば、デコーダ４３を介してマイクロプロセツサ１
２によつて）セツトされ、制御回路１３，１４が
行うべき所定の役割を指示する２重動作レジスタ
４５を含む。２つの制御回路１３，１４のみが設
けられている第１図に示す実施例においては、こ
の２重動作レジスタ４５は単一の従来の形式のフ
リツプフロツプでよく、一方の制御回路１３，１
４はマスターの役割を実行するように指定され、
他方の制御回路１４，１３はスレーブの役割を実
行するように指定される。アンゲート４７（Ａ
２）は、マイクロプロセツサ１２によつて発生さ
れるデータ確認パルスDAおよび２重動作レジス
タ４５の両者に応答する。従来形式の２つのフリ
ツプフロツプを含むようなブランキングカウンタ
４９は、アンドゲート４７（Ａ２）の出力によつ
て制御（例えば、始動）される。

アンドゲート５１（Ａ１）は、２重動作レジス
タ４５及び運動制御パルス２０の両者に応答す
る。フリツプフロツプ５３（FF１）はアンドゲ
ート５１（Ａ１）の出力によりセツトされ、デー
タ確認パルスDAによつてリセツトされる。最後
にアンドゲート５５（Ａ３）は、フリツプフロツ
プ５３の出力、マイクロプロセツサ１２のデー
タ確認パルスDA及びブランキングカウンタ４９
の出力に応答する。

DMA様式においては、マイクロプロセツサ１
２は、典型的にはデータバイト及びそれに付随し
た第５図のＣに示すようなデータ確認制御パルス
DAを短い間隔で相次いで発生する。２重動作レ
ジスタ４５の初期設定に従つて、第１のデータ確
認制御パルスDAは（マスター制御回路１３，１
４において）禁止され、第２のデータ確認制御パ
ルスDAはアンドゲート５５（Ａ３）によつて通
過して、第５図のＥで示すように、ドツトエレメ
ント印刷データレジスタ３０にストローブ信号Ｅ
を供給する。スレーブ制御回路１４，１３の場合
には、この逆の動作が行われる。即ち、スレーブ
制御回路１４，１３においては、第１のデータ確
認制御パルスDAはアンドゲート５５（Ａ３）を
通過して、ドツトエレメント印刷データレジスタ
３０にストローブ信号Ｅを供給し、第２のデータ
確認制御パルスDAは禁止される。この機能を行
う役割決定回路３６の動作を以下に詳細に説明す
る。

２重動作レジスタ４５は、データ母線１６及び
デコーダ４３を介してマイクロプロセツサ１２に
よつて、初めにマスターあるいはスレーブの役割
に対応する特定の状態にセツトされる。運動制御
パルス２０が発生されると、（第５図のＡ参照）、
このパルスはフリツプフロツプ２８（FF２）を
セツトするように入力される。これにより、フリ
ツプフロツプ２８（FF２）のＱ出力端子は、（第
５図のＢで示すように）データ要求信号DRを発
生し、この信号はマイクロプロセツサ１２に入力
される。このデータ要求信号DRに応答して、マ
イクロプロセツサ１２は、（データ母線１６上に）
データバイトおよびそれに付随したデータ確認制
御パルスDAを短い間隔で相次いで発生する。制
御回路１３，１４がマイクロプロセツサ１２によ
つてマスターの役割を実行するように指定されて
いる場合、運動制御パルス２０が前にフリツプフ
ロツプ５３（FF１）をセツトしたように、二重
動作レジスタ４５はゲート５１（Ａ１）を作動す
る。そしてフリツプフロツプ５３（FF１）は、
（第５図のＣで示す）第１のデータ確認制御パル
スDAがゲート（Ａ３）を通過しないように、ゲ
ート５５（Ａ３）を禁止する。しかしながらそれ
にもかかわらず、この第１のデータ確認制御パル
スDAは、その後ゲート５５（Ａ３）が作動され
るようにフリツプフロツプ５３（FF１）をクリ
ヤ即ちリセツトする。従つて、第２のデータ確認
制御パルスはゲート５５（Ａ３）を通過して、ド
ツトエレメント印刷データレジスタ３０をストロ
ープすると共に、データ要求DR用フリツプフロ
ツプ２８（FF２）をリセツトして、データ伝送
を終了させる。

このようにして、２重動作レジスタ４５は、マ
スターの役割にセツトされたとき、役割決定回路
３６が第２の伝送されたデータバイトとそれに付
随するデータ確認制御パルスDAのみを受け入れ
るようにさせる。制御回路１３，１４がスレーブ
の役割に指定された場合二重動作レジスタ４５は
最初ゲート５１（Ａ１）を作動しない。その結
果、フリツプフロツプ５３（FF１）は、ゲート
５５（Ａ３）を不作動にせず、このため第１の伝
送されたデータ確認制御パルスDAはゲート５５
（Ａ３）を通過して、ドツトエレメント印刷デー
タレジスタ３０用のストローブとして作用する。
また、フリツプフロツプ２８（FF２）は第１の
データ確認制御パルスDAによつてリセツトされ
る。しかしながな、２重動作レジスタ４５は、ス
レーブの役割にセツトされているとき、アンドゲ
ート４７（Ａ２）を作動し、その結果、第１のデ
ータ確認制御パルスDAはゲート４７（Ａ２）を
通過してブランキングカウンタ４９を始動し、こ
のブランキングカウンタ４９は（第５図のＦで示
すように）所定の期間後にタイムアウトとなる。
この期間の間、ブランキングカウンタ４９はアン
ドゲート５５（Ａ３）を不作動にして、二番目に
伝送されたデータ確認制御パルスDAがゲート５
５（Ａ３）によつて禁止されるようにする。ブラ
ンキングタイマすなわちカウンタ４９は、第２の
データ確認制御パルスDAの後に十分な時間経過
してからタイムアウトとなることが好ましい。こ
のようにして、２重動作レジスタ４５の１回の独
特の初期設定により、同じ制御御回路１３および
１４が、その後それぞれ複数の相次いで伝送され
るデジタルデータの組（例えばバイト）の所定の
組にのみ応答するようにする。

要約すると２つの同じ制御回路１３，１４は、
ドツトマトリツクス印刷ヘツド３４の２つのワイ
ヤアレイを独立に駆動するのに使用される。マイ
クロプロセツサ１２は一方の制御回路１３，１４
を初期設定して、この回路１３，１４がデータ要
求信号DRを発生するマスターの役割を実行する
ようにし、そして他方の制御回路１４，１３はこ
のような要求に応じて最初に受信するデータに単
に応答するスレーブの役割を実行するように維持
される。この場合、マスター制御回路１３，１４
は受信したデータの次のバイトに応答し、そして
またデータ要求信号DRを終了させる。模範的実
施例におけるマイクロプロセツサ１２は、DMA
様式における単一の長いデータ要求信号DRに応
答して短い間隔で相次いでデータバイトを発生す
る。このような２つの相次ぐバイトをそれぞれの
ワイヤ駆動回路３２に伝送するルートの指定は、
上述したように、制御回路１３，１４によつて行
なわれる。また、各制御回路１３，１４は典型的
にはステツプモータ駆動回路が結合されている。

〔発明の効果〕

上記のように、二重アレイの印刷ヘツド３４を
有するプリンタに使用された場合には、一方のマ
スター制御回路１３，１４が一方の印刷ヘツド３
４のワイヤアレイおよび一方のステツプモータ
（例えば印刷ヘツド・キヤリツジ用モータ）２４，
４０を制御し、他方の同じ構成のスレーブ制御回
路１４，１３が、他方の印刷ヘツド３４のワイヤ
アレイ及び他方のステツプモータ（例えば紙送り
用モータ）４０，２４を制御するようにすること
によつて最大の回路利用率を達成することができ
る。役割決定回路３６によつて、２つの同じ構成
の制御回路に相異なる機能を実行させることがで
きるので、最大の融通性および各制御回路１３，
１４内における構成部品の最大の利用が可能にな
る。

本発明によるデータを受信し処理する機能に関
して、特定の印刷ヘツド制御回路が実行すべき独
特の役割（例えば、マスターまたはスレーブの役
割）を選択的に同定（identify）できる役割決定
回路を持つ標準化されたドツトマトリツクスプリ
ンタ用印刷ヘツド制御回路が提供された。このよ
うな役割決定回路を標準化された印刷ヘツド制御
回路内に一体化することによつて、１つの形式の
回路のみを作ることが必要になるだけである。こ
の結果、構成部品（例えば、LSIチツプ）を標準
化でき、それに伴い製造、修理などのコストや複
雑さを低減することが出来るという効果を奏す
る。

また本発明によりデータ要求信号に応答して複
数組のデジタルデータ（例えば、バイト）を相次
いで伝送するデジタルデータプロセツサから、１
組の印刷ヘツド制御データ（例えば、１バイト
ト）を選択的に要求し受信できるドツトマトリツ
クス印刷ヘツド制御回路が提供された。

このように、本発明は、相次いで伝送されるデ
ジタルデータの複数の組（例えば、バイト）の中
から適当な所定のデジタルデータの組（例えば、
バイト）を選択するように複数の同じ回路を初期
設定することが出来る。選択されたデジタルデー
タ・バイトに応答して、関連する印刷ヘツド制御
回路は、同じ回路構成を利用しているけれども、
対応する独特の決められた印刷機能を実行するこ
とができる。

上述した好適な模範的実施例の説明は、例示の
ためのもので、これにのみ制限されるものではな
いことに留意されたい。本発明の新規な利点およ
び特徴のいくつかあるいは全てを維持しながら、
例示の実施例に多くの変更を施すことができるこ
とは明らかであろう。このような変更のすべて
は、特許請求の範囲に含まれるものである。

【図面の簡単な説明】

第１図は、本発明を適用したドツトマトリツク
スプリンタ用の模範的制御装置の全体を示すブロ
ツク図、第２図および第３図は、２つの垂直な線
形を形成する18本の印刷ワイヤを有する印刷ヘツ
ドによつて作られたドツト印刷パターンを示す
図、第４図は、第１図の役割決定回路の詳細を示
す電気回路ブロツク図、第５図は、第４の役割決
定回路における信号タイミング線図である。 １０……ドツトマトリツクスプリンタ、１２…
…マイクロプロセツサ、１３……第１の制御回
路、１４……第２の制御回路、１６……データ母
線、１８……プログラマブル間隔カウンタ、２０
……運動制御パルス、２２，３８……ステツプモ
ータ駆動回路、２４，４０……ステツプモータ、
２６，４２……出力軸、２８……フリツプフロツ
プ２（FF２）、３０……ドツトエレメント印刷デ
ータレジスタ、２２……ワイヤ駆動回路、３４…
…印刷ヘツド、３６……役割決定回路、４３……
デコーダ、４５……２重動作レジスタ、４７，５
１，５５……アンドゲート、４９……ブランキン
グカウンタ、５３……フリツプフロツプ１（FF
１）、MC……運動完了信号、DA……データ確認
制御パルス、DR……データ要求信号、CLK……
クロツクパルス、Ａ……運動制御パルス（20）、
Ｂ……DR（データ要求信号）、Ｃ……DA（データ
確認制御パルス）、Ｄ……スレーブストローブ信
号、Ｅ……マスターストローブ信号、Ｆ……スレ
ーブブランキングカウンタ信号。

Claims (1)

1. 【特許請求の範囲】 １ データ要求信号に応答して複数組のデジタル
   データを相次いで伝送するデジタルデータプロセ
   ツサからの印刷ヘツド制御データを選択的に要求
   し受信することができるドツトマトリツクスプリ
   ンタ用印刷ヘツド制御回路であつて、 複数の所定の状態の内の１つに予め設定するこ
   とができるマスター／スレーブ状態手段と、 データ要求信号を発生するデータ要求手段と、 前記マスター／スレーブ状態手段に接続されて
   いて、所与のデータ要求信号に応答して相次いで
   伝送されるデジタルデータの組から前記マスタ
   ー／スレーブ状態手段の状態によつて決定される
   所定の組のデジタルデータを受信するデータ受信
   手段とを有し、 前記デジタルデータプロセツサは、前記伝送さ
   れるデジタルデータの各組に関連してデータ確認
   制御パルスを伝送し、前記データ受信手段が、関
   連する制御信号によつて作動された時、前記伝送
   されたデジタルデータの一組を受信して記憶する
   ように接続されたドツトエレメント印刷データレ
   ジスタと、 前記データ確認制御パルスを受信し、前記マス
   ター／スレーブ状態手段の状態によつて決定され
   る所定の１つのデータ確認制御パルスに応答し
   て、前記ドツトエレメント印刷データレジスタ用
   の前記関連する制御パルスを発生するように接続
   された制御手段とを有するドツトマトリツクスプ
   リンタ用印刷ヘツド制御回路。 ２ 前記制御手段は、 前記マスター／スレーブ状態手段がマスター状
   態に予め設定されている場合のみ前記データ要求
   信号の発生と同時に第１の状態にセツトされ、前
   記データ確認制御パルスによつて第２の状態にリ
   セツトされるフリツプフロツプ手段と、 マスター状態に予め設定されている前記マスタ
   ー／スレーブ状態手段によつて禁止されてない限
   り、前記データ確認制御パルスに応答して所定期
   間の間作動するブランキングタイマ手段と、 前記データ確認制御パルスを受信し、前記フリ
   ツプフロツプ手段が所定の状態にあり、かつ前記
   ブランキングタイマ手段が所定の状態にある時に
   のみ、前記データ確認制御パルスを通過させるよ
   うに接続されたゲート手段とを有する、特許請求
   の範囲第１項記載のドツトマトリツクスプリンタ
   用印刷ヘツド制御回路。 ３ 前記フリツプフロツプ手段は、当該フリツプ
   フロツプの状態決定入力の一方を制御するように
   接続されて、前記マスター／スレーブ状態手段の
   状態および前記データ要求信号の発生に応答する
   第１の論理ゲートを備えると共に、前記データ確
   認制御パルスによつて制御されるように接続され
   た他方の状態決定入力を持つフリツプフロツプで
   構成され、 前記ブランキングタイマ手段は、クロツク駆動
   されるカウンタと、前記マスター／スレーブ状態
   手段の状態および前記データ確認制御パルスに応
   答して前記カウンタを作動するように接続された
   第２の論理ゲートとを有し、 前記ゲート手段が、前記データ確認制御パル
   ス、前記フリツプフロツプの出力および前記カウ
   ンタの出力を受信するように接続された入力を持
   ち、かつ前記関連する制御信号を前記データレジ
   スタに供給するように接続された出力を持つ第３
   の論理ゲートで構成されている、特許請求の範囲
   第２項記載のドツトマトリツクスプリンタ用印刷
   ヘツド制御回路。 ４ 前記データ要求手段が、前記第１の論理ゲー
   トに対する入力として供給される運動制御パルス
   を周期的に発生するプログラマブル間隔カウンタ
   と、状態決定入力の一方が前記運動制御パルスを
   受信するように接続され、かつ他の状態決定入力
   が前記第３の論理ゲートの出力を受信するように
   接続され、出力として前記データ要求信号を発生
   する第２のフリツプフロツプとを有する、特許請
   求の範囲第３項記載のドツトマトリツクスプリン
   タ用印刷ヘツド制御回路。 ５ データ要求信号に応答してデータプロセツサ
   から相次いで伝送されるデータおよび関連するデ
   ータ確認制御パルスを受信することができる手段
   を各々有する２つの同じデータ受信回路の間に所
   定の関係を設定する役割決定回路を有するドツト
   マトリツクスプリンタ用印刷ヘツド制御回路であ
   つて、 複数の所定の状態の内の１つを表すように初期
   設定されるマスター／スレーブ状態手段と、 前記マスター／スレーブ状態手段の初期設定さ
   れた状態に応答して、(1)前記マスター／スレーブ
   状態手段がマスター状態に初期設定されている場
   合には、データ要求信号の発生後に最初に発生す
   るデータ確認制御パルスを前記マスター／スレー
   ブ状態手段によつて禁止し、２番目に発生するデ
   ータ確認制御パルスを関連するデータ受信回路の
   前記データ受信手段に通過させて、第２のデータ
   確認制御パルスに関連するデジタルデータを記憶
   させ、(2)前記マスター／スレーブ状態手段がスレ
   ーブ状態に初期設定されている場合には、前記最
   初に発生するデータ確認制御パルスを関連するデ
   ータ受信回路の前記データ受信手段に伝送し、前
   記２番目に発生するデータ確認制御パルスを前記
   状態によつて禁止する様にする制御手段とを有す
   る、特許請求の範囲第１項記載のドツトマトリツ
   クスプリンタ用印刷ヘツド制御回路。 ６ 前記データ受信手段の各々が、ドツトマトリ
   ツクスプリンタ用のドツトエレメント印刷データ
   レジスタを含んでいる、特許請求の範囲第５項記
   載のドツトマトリツクスプリンタ用印刷ヘツド制
   御回路。 ７ 前記マスター／スレーブ状態手段がフリツプ
   フロツプを含んでいる、特許請求の範囲第５項記
   載のドツトマトリツクスプリンタ用印刷ヘツド制
   御回路。 ８ 前記マスター／スレーブ状態手段と前記デー
   タ確認制御パルスとの両者に応答する論理ゲート
   と、前記論理ゲートの出力に応答し、出力が前記
   制御手段の入力となつているタイミング手段とを
   さらに含んでいる、特許請求の範囲第５項または
   第６項の内、いずれか１項記載のドツトマトリツ
   クスプリンタ用印刷ヘツド制御回路。 ９ 前記制御手段が、前記マスター／スレーブ状
   態手段と前記データ要求信号との両者に応答する
   論理ゲートを含み、前記論理ゲートによつて一方
   の状態にセツトされ、前記データ確認制御パルス
   の内にあらかじめ選択された１つによつて他方の
   状態にリセツトされるフリツプフロツプをさらに
   含んでいる、特許請求の範囲第８項記載のドツト
   マトリツクスプリンタ用印刷ヘツド制御回路。 １０ 前記制御手段が、さらに、前記フリツプフ
   ロツプ、前記タイミング手段および前記データ確
   認制御パルスに応答して、前記最初のおよび２番
   目のデータ確認制御パルス内の１つを選択的に通
   過させる第２の論理ゲートを含んでいる、特許請
   求の範囲第９項記載のドツトマトリツクスプリン
   タ用印刷ヘツド制御回路。 １１ 各々のデータ受信回路がデータプロセツサ
   から関連する印刷ワイヤアレイ用の印刷データ
   を、データプロセツサから受信した同時に発生す
   るデータ確認制御パルスによつてセツトされた時
   に受信し得るドツトエレメント印刷データレジス
   タを有し、２つの実質的に同一のアドレス可能な
   印刷データ受信回路を備えるドツトマトリツクス
   プリンタ用印刷ヘツド制御回路であつて、前記同
   一の各印刷データ受信回路が、 マスターおよびスレーブの役割の一方を表わす
   ように初期設定される第１のフリツプフロツプ
   と、 前記第１のフリツプフロツプの所定の状態およ
   び前記データ確認制御パルスの発生に応答して計
   時された出力を発生するように作動するブランキ
   ングタイマ手段と、 前記第１フリツプフロツプによつて一方の状態
   にセツトされ、前記データ確認制御パルスによつ
   て他方の状態にリセツトされる第２のフリツプフ
   ロツプと、 前記第２のフリツプフロツプ、前記ブランキン
   グタイマ手段の出力および前記データ確認制御パ
   ルスに応答して、(1)第１のデータ確認制御パルス
   が前記第１のフリツプフロツプによつて禁止さ
   れ、かつ前記第２のフリツプフロツプをリセツト
   し、これにより第２のデータ確認制御パルスをマ
   スター指定回路の前記ドツトエレメント印刷デー
   タレジスタに伝送させ、(2)前記第１のデータ確認
   制御パルスがスレーブ指定回路の前記ドツトエレ
   メント印刷データレジスタに伝送され、かつ前記
   ブランキングタイマ手段を作動し、これにより前
   記第２のデータ確認制御パルスが前記スレーブ指
   定回路の第２のフリツプフロツプをリセツトする
   ことを禁止する論理ゲートを有し、２つの実質的
   に同一のアドレス可能な印刷データ受信回路を備
   える、特許請求の範囲第５項記載のドツトマトリ
   ツクスプリンタ用印刷ヘツド制御回路。 １２ 前記第１のフリツプフロツプおよび前記デ
   ータ確認パルスの両者に応答して、前記ブランキ
   ングタイマ手段を作動する第２の論理ゲートを含
   んでいる、特許請求の範囲第１１項記載のドツト
   マトリツクスプリンタ用印刷ヘツド制御回路。 １３ モータ運動制御用プログラマブル間隔カウ
   ンタと、前記プログラマブル間隔カウンタおよび
   前記第１のフリツプフロツプの両者に応答する第
   ３の論理ゲートとを含み、前記第２のフリツプフ
   ロツプが前記第３のゲートによつて一方の状態に
   セツトされる、特許請求の範囲第１１項記載のド
   ツトマトリツクスプリンタ用印刷ヘツド制御回
   路。 １４ 前記プログラマブル間隔カウンタによつて
   一方の状態にセツトされ、前記第３の論理ゲート
   によつて選択的に通過させられた前記データ確認
   制御パルスによつて他方の状態にリセツトされる
   第３のフリツプフロツプを含み、前記第２のフリ
   ツプフロツプが、データ要求パルスを発生して前
   記データプロセツサに入力させる、特許請求の範
   囲第１３項記載のドツトマトリツクスプリンタ用
   印刷ヘツド制御回路。