JPH04336446A - 半導体装置の使用方法 - Google Patents
半導体装置の使用方法Info
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- JPH04336446A JPH04336446A JP3137285A JP13728591A JPH04336446A JP H04336446 A JPH04336446 A JP H04336446A JP 3137285 A JP3137285 A JP 3137285A JP 13728591 A JP13728591 A JP 13728591A JP H04336446 A JPH04336446 A JP H04336446A
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- semiconductor substrate
- region
- substrate
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/311—Design considerations for internal polarisation in bipolar devices
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/351—Substrate regions of field-effect devices
- H10D62/357—Substrate regions of field-effect devices of FETs
- H10D62/364—Substrate regions of field-effect devices of FETs of IGFETs
- H10D62/378—Contact regions to the substrate regions
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
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- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Y10S257/901—MOSFET substrate bias
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Solid State Image Pick-Up Elements (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の使用方法
に関するもので、特に、酸化膜接着基板を使用した完全
誘電体分離構造を有する高耐圧ＩＣの使用方法に係るも
のである。
に関するもので、特に、酸化膜接着基板を使用した完全
誘電体分離構造を有する高耐圧ＩＣの使用方法に係るも
のである。
【０００２】
【従来の技術】半導体集積回路素子の多機能化、高集積
化に伴って、素子分離技術の応用範囲も拡がっている。
化に伴って、素子分離技術の応用範囲も拡がっている。
【０００３】図１３は、ＰＮ接合による素子分離構造の
断面図とバイアス方式を示す模式図である。Ｐ型半導体
基板１上にＮ型エピタキシャル層を堆積し、その主表面
からＰ型基板１に達すると共にＮ型エピタキシャル層の
素子領域２を取り囲むＰ＋ 型分離拡散層３が形成され
ている。素子領域２にＰ＋ ・Ｎ・Ｎ＋ ダイオードが
形成される。なお、実際にはＮＰＮトランジスタが形成
され、素子耐圧は多くの場合コレクタ接合を考えればよ
いので、便宜上前記ダイオードのＰ＋ 領域４をＰ＋
ベース領域４、Ｎ領域２をＮコレクタ領域２、Ｎ＋ 領
域５をＮ＋コレクタ領域５、又符号ｂをベース電極端子
、符号ｃをコレクタ電極端子と呼ぶ。
断面図とバイアス方式を示す模式図である。Ｐ型半導体
基板１上にＮ型エピタキシャル層を堆積し、その主表面
からＰ型基板１に達すると共にＮ型エピタキシャル層の
素子領域２を取り囲むＰ＋ 型分離拡散層３が形成され
ている。素子領域２にＰ＋ ・Ｎ・Ｎ＋ ダイオードが
形成される。なお、実際にはＮＰＮトランジスタが形成
され、素子耐圧は多くの場合コレクタ接合を考えればよ
いので、便宜上前記ダイオードのＰ＋ 領域４をＰ＋
ベース領域４、Ｎ領域２をＮコレクタ領域２、Ｎ＋ 領
域５をＮ＋コレクタ領域５、又符号ｂをベース電極端子
、符号ｃをコレクタ電極端子と呼ぶ。
【０００４】図１３に示すＰＮ接合分離構造のＩＣでは
、Ｐ型基板１にＩＣの電源電圧の最低電位を印加して使
用されるのが普通である。例えば、電源が±１５［Ｖ］
であれば、基板１には−１５［Ｖ］を印加する。 又電源が＋５［Ｖ］単一であれば、基板１には０［Ｖ］
（ＧＮＤ．グランド）バイアスを印加する。図１３にお
いては、バイアス電源Ｖｃｂの負端子と基板１の端子Ｓ
とは、共に接地され、Ｐ型基板１の電位は０［Ｖ］（Ｇ
ＮＤ）に固定される。これによりＰ型基板１とＮコレク
タ領域２とは、常に逆バイアス状態となり、基板１とコ
レクタ領域２とは空乏層により分離される。なおこのバ
イアス方式はＴＩ社の基本特許である。
、Ｐ型基板１にＩＣの電源電圧の最低電位を印加して使
用されるのが普通である。例えば、電源が±１５［Ｖ］
であれば、基板１には−１５［Ｖ］を印加する。 又電源が＋５［Ｖ］単一であれば、基板１には０［Ｖ］
（ＧＮＤ．グランド）バイアスを印加する。図１３にお
いては、バイアス電源Ｖｃｂの負端子と基板１の端子Ｓ
とは、共に接地され、Ｐ型基板１の電位は０［Ｖ］（Ｇ
ＮＤ）に固定される。これによりＰ型基板１とＮコレク
タ領域２とは、常に逆バイアス状態となり、基板１とコ
レクタ領域２とは空乏層により分離される。なおこのバ
イアス方式はＴＩ社の基本特許である。
【０００５】上述の従来のＰＮ接合分離の問題点は、（
ａ）寄生素子効果と、（ｂ）素子の高耐圧化とに大別さ
れる。
ａ）寄生素子効果と、（ｂ）素子の高耐圧化とに大別さ
れる。
【０００６】（ａ）寄生素子効果について。 Ｐ型基
板１及びＰ＋ 分離拡散層３を素子領域の最低電位に固
定しているものの、素子領域２に形成される素子に対し
、ＰＮＰ寄生トランジスタ等を形成し、サイリスタ動作
やＣ−ＭＯＳのラッチアップ動作を招きやすくなる。こ
れを避けるため、回路設計に種々の制約を受ける。
板１及びＰ＋ 分離拡散層３を素子領域の最低電位に固
定しているものの、素子領域２に形成される素子に対し
、ＰＮＰ寄生トランジスタ等を形成し、サイリスタ動作
やＣ−ＭＯＳのラッチアップ動作を招きやすくなる。こ
れを避けるため、回路設計に種々の制約を受ける。
【０００７】（ｂ）素子の高耐圧化について。 ＰＮ
接合分離では、図１４に示すように、Ｐ型基板１にＮ＋
埋め込み層１ａを形成し、埋め込み層上にＮ型のエピ
タキシャル成長を行なうことが多い。この場合の素子耐
圧はＮエピタキシャル層即ちＮコレクタ領域２の不純物
濃度（Ｎ）と厚さ（ｔｖｇ）によって決まる。なお前記
素子耐圧はＰ＋ ベース領域４とＮコレクタ領域２との
接合が、ブレークダウンするときのバイアス電圧Ｖｃｂ
で表わす。
接合分離では、図１４に示すように、Ｐ型基板１にＮ＋
埋め込み層１ａを形成し、埋め込み層上にＮ型のエピ
タキシャル成長を行なうことが多い。この場合の素子耐
圧はＮエピタキシャル層即ちＮコレクタ領域２の不純物
濃度（Ｎ）と厚さ（ｔｖｇ）によって決まる。なお前記
素子耐圧はＰ＋ ベース領域４とＮコレクタ領域２との
接合が、ブレークダウンするときのバイアス電圧Ｖｃｂ
で表わす。
【０００８】上述のＮエピタキシャル層／Ｎ＋ 埋め込
み層／Ｐ型基板から成る積層基板に図１４に示すダイオ
ードを形成するとき、その耐圧設計に使用されるグラフ
を図１５に示す。横軸はＮエピタキシャル層の不純物濃
度（Ｎｓｕｂ ）を、縦軸はブレークダウン電圧ＢＶ［
Ｖ］を表わし、パラメータｔｖｇはＮエピタキシャル層
の厚さ（μｍ）である。なおこのブレークダウン電圧Ｂ
Ｖ（Ｖ）は空乏層６がＮ＋ 埋め込み層１ａに達した時
（リーチスルーと呼ぶ）のＶｃｂである。例えば耐圧５
００［Ｖ］系のデバイスでは（実際には、Ｐ＋ ベース
領域４の深さと、この領域４とＮエピタキシャル層２と
の接合の曲率により、５００［Ｖ］以下の耐圧しか得ら
れない）、Ｎｓｕｂ ＝４×１０１４ａｔｏｍｓ／ｃｍ
３ （比抵抗ρｓｕｂ はほぼ１０Ω・ｃｍ）とすると
、図１５に示すように、逆バイアスＶｃｂを印加したと
きに、Ｎ＋ 埋め込み層１ａに空乏層６がリーチスルー
しないためには３３μｍ以上のｔｖｇが必要である。
み層／Ｐ型基板から成る積層基板に図１４に示すダイオ
ードを形成するとき、その耐圧設計に使用されるグラフ
を図１５に示す。横軸はＮエピタキシャル層の不純物濃
度（Ｎｓｕｂ ）を、縦軸はブレークダウン電圧ＢＶ［
Ｖ］を表わし、パラメータｔｖｇはＮエピタキシャル層
の厚さ（μｍ）である。なおこのブレークダウン電圧Ｂ
Ｖ（Ｖ）は空乏層６がＮ＋ 埋め込み層１ａに達した時
（リーチスルーと呼ぶ）のＶｃｂである。例えば耐圧５
００［Ｖ］系のデバイスでは（実際には、Ｐ＋ ベース
領域４の深さと、この領域４とＮエピタキシャル層２と
の接合の曲率により、５００［Ｖ］以下の耐圧しか得ら
れない）、Ｎｓｕｂ ＝４×１０１４ａｔｏｍｓ／ｃｍ
３ （比抵抗ρｓｕｂ はほぼ１０Ω・ｃｍ）とすると
、図１５に示すように、逆バイアスＶｃｂを印加したと
きに、Ｎ＋ 埋め込み層１ａに空乏層６がリーチスルー
しないためには３３μｍ以上のｔｖｇが必要である。
【０００９】一般に高耐圧ＩＣの耐圧設計では、ブレー
クダウン附近のバイアス電圧を印加したときに、空乏層
がＮ＋ 埋め込み層にリーチスルーするように設計され
る。
クダウン附近のバイアス電圧を印加したときに、空乏層
がＮ＋ 埋め込み層にリーチスルーするように設計され
る。
【００１０】この制約のために、５００［Ｖ］以上の高
耐圧素子をＩＣ化する場合、ｔｖｇが３０μｍ以上必要
である。この場合、Ｐ＋ 拡散層３を形成するため、Ｐ
＋ 拡散を３０μｍ以上すると、横方向拡散により、実
効素子領域が少なくなるという問題が発生する。又横方
向拡散のないディープトレンチ分離（深い絶縁物埋め込
み層による分離）を行なった場合でも、３０μｍ以上の
深さの溝が必要であり、現在のトレンチ技術では対応で
きない。
耐圧素子をＩＣ化する場合、ｔｖｇが３０μｍ以上必要
である。この場合、Ｐ＋ 拡散層３を形成するため、Ｐ
＋ 拡散を３０μｍ以上すると、横方向拡散により、実
効素子領域が少なくなるという問題が発生する。又横方
向拡散のないディープトレンチ分離（深い絶縁物埋め込
み層による分離）を行なった場合でも、３０μｍ以上の
深さの溝が必要であり、現在のトレンチ技術では対応で
きない。
【００１１】
【発明が解決しようとする課題】これまで述べたように
、ＰＮ接合分離を用いたＩＣでは、高耐圧を得るために
は、Ｎエピタキシャル層の厚さを大きくする必要があり
、このためＰ＋ 分離拡散層が深くなり、同時にその横
方向拡散が大きくなり、素子の実効面積が減少する。こ
のため実際上高耐圧化が困難である。
、ＰＮ接合分離を用いたＩＣでは、高耐圧を得るために
は、Ｎエピタキシャル層の厚さを大きくする必要があり
、このためＰ＋ 分離拡散層が深くなり、同時にその横
方向拡散が大きくなり、素子の実効面積が減少する。こ
のため実際上高耐圧化が困難である。
【００１２】他方、素子分離に必要な面積を少なくして
、素子の実効面積を増加できると共に、高耐圧が得られ
る技術手段に対する市場のニーズは極めて大きい。
、素子の実効面積を増加できると共に、高耐圧が得られ
る技術手段に対する市場のニーズは極めて大きい。
【００１３】このニーズに応える素子分離構造として、
酸化膜を挟んで接着した複合半導体基板とディープトレ
ンチを組み合わせた完全誘電体分離構造が提案されてい
るが、この分離構造を有する半導体装置のバイアス印加
方式については新しい課題である。
酸化膜を挟んで接着した複合半導体基板とディープトレ
ンチを組み合わせた完全誘電体分離構造が提案されてい
るが、この分離構造を有する半導体装置のバイアス印加
方式については新しい課題である。
【００１４】本発明の目的は、ＰＮ接合分離構造の素子
領域の厚さ（ｔｖｇ）より小さい厚さ（ｔＮ ）の完全
誘電体分離構造を有する半導体装置を使用して、例えば
ベース曲率の影響を緩和して、より高耐圧が得られる半
導体装置の使用方法を提供することである。
領域の厚さ（ｔｖｇ）より小さい厚さ（ｔＮ ）の完全
誘電体分離構造を有する半導体装置を使用して、例えば
ベース曲率の影響を緩和して、より高耐圧が得られる半
導体装置の使用方法を提供することである。
【００１５】
【課題を解決するための手段】本発明は、第１の半導体
基板と第２の半導体基板とを酸化膜を介して接合した複
合半導体基板と、第１半導体基板の主表面から前記酸化
膜に達すると共に素子領域を取り囲んで形成され且つ絶
縁物を埋め込んだ素子分離溝とを具備する半導体装置に
おいて、 第２半導体基板の電位を第１半導体基板の
素子領域内の最低電位より高い電位に固定することによ
り、素子耐圧を上昇させることを特徴とする半導体装置
の使用方法である。なお前記素子領域内の最低電位より
高い電位は、前記半導体装置が特定されれば、後述の測
定方法により、再現性よく決定できる電位である。
基板と第２の半導体基板とを酸化膜を介して接合した複
合半導体基板と、第１半導体基板の主表面から前記酸化
膜に達すると共に素子領域を取り囲んで形成され且つ絶
縁物を埋め込んだ素子分離溝とを具備する半導体装置に
おいて、 第２半導体基板の電位を第１半導体基板の
素子領域内の最低電位より高い電位に固定することによ
り、素子耐圧を上昇させることを特徴とする半導体装置
の使用方法である。なお前記素子領域内の最低電位より
高い電位は、前記半導体装置が特定されれば、後述の測
定方法により、再現性よく決定できる電位である。
【００１６】
【作用】本発明は、完全誘電体分離構造を有する半導体
装置の素子耐圧を改善するための試行過程で完成された
ものである。即ち素子耐圧は、第２半導体基板の電位に
よって変化する。試行により、素子耐圧を最大にする第
２半導体基板の電位には、最適値が存在することがわか
った。本発明はこの知見に基づき行なわれたものである
。
装置の素子耐圧を改善するための試行過程で完成された
ものである。即ち素子耐圧は、第２半導体基板の電位に
よって変化する。試行により、素子耐圧を最大にする第
２半導体基板の電位には、最適値が存在することがわか
った。本発明はこの知見に基づき行なわれたものである
。
【００１７】本発明の半導体装置においては、素子領域
の例えばＰベース領域とＮコレクタ領域との接合の空乏
層が、逆バイアス電圧の増加に伴い拡がって分離層に到
達しても、従来のＰＮ接合分離と異なり、分離層が絶縁
物から形成されているので、直ちにブレークダウンにつ
ながらない。即ち分離層の絶縁物層は、印加される逆バ
イアス電圧の一部を分担するので、空乏層のブレークダ
ウンを抑止できる。このためＰＮ接合分離に比べ、大幅
に素子領域の厚さを低減することができる。
の例えばＰベース領域とＮコレクタ領域との接合の空乏
層が、逆バイアス電圧の増加に伴い拡がって分離層に到
達しても、従来のＰＮ接合分離と異なり、分離層が絶縁
物から形成されているので、直ちにブレークダウンにつ
ながらない。即ち分離層の絶縁物層は、印加される逆バ
イアス電圧の一部を分担するので、空乏層のブレークダ
ウンを抑止できる。このためＰＮ接合分離に比べ、大幅
に素子領域の厚さを低減することができる。
【００１８】素子耐圧に対する第２半導体基板電位の作
用については、現在解析中であるが、第２半導体基板電
位は、介在酸化膜（誘電体）層を介して、素子領域の空
乏層（空間電荷層）に影響を与え、空乏層中の電界分布
を変える。このため、第２半導体基板電位には、例えば
Ｐベース領域の曲り部の電界強度を緩和できる最適値が
存在するものと推定され、その最適電位は素子領域内の
最低電位より高い特定電位である。
用については、現在解析中であるが、第２半導体基板電
位は、介在酸化膜（誘電体）層を介して、素子領域の空
乏層（空間電荷層）に影響を与え、空乏層中の電界分布
を変える。このため、第２半導体基板電位には、例えば
Ｐベース領域の曲り部の電界強度を緩和できる最適値が
存在するものと推定され、その最適電位は素子領域内の
最低電位より高い特定電位である。
【００１９】
【実施例】完全誘電体分離構造を有する半導体装置の耐
圧改善のため実施した試行経過について説明する。
圧改善のため実施した試行経過について説明する。
【００２０】図６及び図７は、該試行に使用した素子の
平面図及び折れ線Ｘ−Ｘ′断面図である。図６又は図７
において、Ｎ型基板（第１半導体基板）１２とＮ型基板
（第２半導体基板）１１とは、酸化膜１３を介して接着
され、複合基板を形成する。分離溝１５は、異方性エッ
チングにより溝を掘り、内面を酸化し、多結晶シリコン
を充填した絶縁物分離溝で、素子領域１４を取り囲む。 素子領域１４にはＰ＋ ベース領域１６及びＮ＋ コレ
クタ領域１７を設け、Ｐ＋ ＮＮ＋ 接合のダイオード
２０を形成し、被耐圧測定素子とする。符号１８及び１
９は、それぞれＰ＋ ベース領域１６及びＮ＋ コレク
タ領域１７とオーム接触をするベース及びコレクタ電極
配線膜、又符号２１は層間絶縁膜である。
平面図及び折れ線Ｘ−Ｘ′断面図である。図６又は図７
において、Ｎ型基板（第１半導体基板）１２とＮ型基板
（第２半導体基板）１１とは、酸化膜１３を介して接着
され、複合基板を形成する。分離溝１５は、異方性エッ
チングにより溝を掘り、内面を酸化し、多結晶シリコン
を充填した絶縁物分離溝で、素子領域１４を取り囲む。 素子領域１４にはＰ＋ ベース領域１６及びＮ＋ コレ
クタ領域１７を設け、Ｐ＋ ＮＮ＋ 接合のダイオード
２０を形成し、被耐圧測定素子とする。符号１８及び１
９は、それぞれＰ＋ ベース領域１６及びＮ＋ コレク
タ領域１７とオーム接触をするベース及びコレクタ電極
配線膜、又符号２１は層間絶縁膜である。
【００２１】Ｎ型第２基板１１の電位を、（ａ）コレク
タと同電位にした場合、（ｂ）浮かした（ｆｌｏａｔｉ
ｎｇ）場合、（ｃ）ベースと同電位にした場合のそれぞ
れにおけるＰ＋ ＮＮ＋ 接合ダイオードのブレークダ
ウン波形を求めた。図８（ａ）、（ｂ）、（ｃ）は上記
（ａ）、（ｂ）、（ｃ）の各項に対応したバイアス接続
を示すもので、Ｖｃｂはダイオード２０に印加される逆
電圧、符号ｂ，ｃ，ｓはベース，コレクタ，Ｎ型第２基
板のそれぞれの電極端子を示す。
タと同電位にした場合、（ｂ）浮かした（ｆｌｏａｔｉ
ｎｇ）場合、（ｃ）ベースと同電位にした場合のそれぞ
れにおけるＰ＋ ＮＮ＋ 接合ダイオードのブレークダ
ウン波形を求めた。図８（ａ）、（ｂ）、（ｃ）は上記
（ａ）、（ｂ）、（ｃ）の各項に対応したバイアス接続
を示すもので、Ｖｃｂはダイオード２０に印加される逆
電圧、符号ｂ，ｃ，ｓはベース，コレクタ，Ｎ型第２基
板のそれぞれの電極端子を示す。
【００２２】図９は、シンクロスコープにより測定した
ブレークダウン波形である。横軸は、掃引電圧で逆電圧
Ｖｃｂを、又縦軸は逆電流Ｉｃｂを示す。なお、本試行
では逆電流が１［ｍＡ］に達した時の逆電圧Ｖｃｂ値で
、素子耐圧を表わすものとする。同図の破線で示す曲線
群ａ、実曲線ｂ、及び一点鎖線で示す曲線ｃは、それぞ
れ図８（ａ），（ｂ）及び（ｃ）に示すバイアス接続の
場合のＶｃｂ−Ｉｃｂ特性を示す。曲線群ａ、即ちＮ型
第２基板の電極端子ｓとコレクタ電極端子ｃとを接続し
た時の特性曲線ａから、素子耐圧は約２５０［Ｖ］と極
めて低く、ブレークダウンしやすく、その曲線は不安定
で、再現性に乏しいことがわかる。これに対し曲線ｂ，
ｃは安定していて、再現性も極めて良い。Ｎ型第２基板
の電極端子ｓとベース電極端子ｂとを接続した曲線ｃの
場合の耐圧は約５００［Ｖ］であった。意外なことに、
Ｎ型第２基板を浮かした曲線ｂの場合は、耐圧は約５３
０［Ｖ］になった。図９に示す試行結果より、素子耐圧
を最大にする基板電位は、素子領域の最低電位以外の範
囲に存在することがわかった。
ブレークダウン波形である。横軸は、掃引電圧で逆電圧
Ｖｃｂを、又縦軸は逆電流Ｉｃｂを示す。なお、本試行
では逆電流が１［ｍＡ］に達した時の逆電圧Ｖｃｂ値で
、素子耐圧を表わすものとする。同図の破線で示す曲線
群ａ、実曲線ｂ、及び一点鎖線で示す曲線ｃは、それぞ
れ図８（ａ），（ｂ）及び（ｃ）に示すバイアス接続の
場合のＶｃｂ−Ｉｃｂ特性を示す。曲線群ａ、即ちＮ型
第２基板の電極端子ｓとコレクタ電極端子ｃとを接続し
た時の特性曲線ａから、素子耐圧は約２５０［Ｖ］と極
めて低く、ブレークダウンしやすく、その曲線は不安定
で、再現性に乏しいことがわかる。これに対し曲線ｂ，
ｃは安定していて、再現性も極めて良い。Ｎ型第２基板
の電極端子ｓとベース電極端子ｂとを接続した曲線ｃの
場合の耐圧は約５００［Ｖ］であった。意外なことに、
Ｎ型第２基板を浮かした曲線ｂの場合は、耐圧は約５３
０［Ｖ］になった。図９に示す試行結果より、素子耐圧
を最大にする基板電位は、素子領域の最低電位以外の範
囲に存在することがわかった。
【００２３】このことを更に調べるために、レーザ顕微
鏡のＯＢＩＣ（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃ
ｅｄ Ｃｕｒｒｅｎｔ）モードで、前記試料の空乏層を
観察した。図１０ないし図１２は、その写真像を模写し
た図である。実際の写真像は、白黒２色に区分され、空
乏層２２（打点領域）は、写真上では白色で、基板主面
に投影された形状を示す。空乏層を除く領域は、すべて
黒色で、電極配線膜、分離溝等は互いに識別できないが
、理解を助けるため、模写の際、追記したものである。
鏡のＯＢＩＣ（Ｏｐｔｉｃａｌ Ｂｅａｍ Ｉｎｄｕｃ
ｅｄ Ｃｕｒｒｅｎｔ）モードで、前記試料の空乏層を
観察した。図１０ないし図１２は、その写真像を模写し
た図である。実際の写真像は、白黒２色に区分され、空
乏層２２（打点領域）は、写真上では白色で、基板主面
に投影された形状を示す。空乏層を除く領域は、すべて
黒色で、電極配線膜、分離溝等は互いに識別できないが
、理解を助けるため、模写の際、追記したものである。
【００２４】図１０は、図８の基板電位とコレクタ電位
が等しいバイアス接続で耐圧約２５０［Ｖ］の場合であ
って、空乏層２２ａの拡がりは小さい。図１１は、図８
（ｂ）の基板電位を浮かした（ｆｌｏａｔｉｎｇ）バイ
アス接続で、耐圧は５３０［Ｖ］の場合、又図１２は基
板電位をベース電位に固定したバイアス接続で、耐圧約
５００［Ｖ］の場合のそれぞれにおける空乏層２２ｂ，
２２ｃの拡がりを示す。図１２のように、基板電位をベ
ース電位にすると、空乏層はほぼ素子全領域に拡がる。 これに対し、基板電位を浮かした図１１の空乏層の拡が
りは、図９と図１２との中間程度となる。空乏層の拡が
り状態から考え、浮かした状態の基板電位は、ベース電
位とコレクタ電位との中間電位で、ベース電位即ち素子
領域内の最低電位よりやや高い状態と思われた。
が等しいバイアス接続で耐圧約２５０［Ｖ］の場合であ
って、空乏層２２ａの拡がりは小さい。図１１は、図８
（ｂ）の基板電位を浮かした（ｆｌｏａｔｉｎｇ）バイ
アス接続で、耐圧は５３０［Ｖ］の場合、又図１２は基
板電位をベース電位に固定したバイアス接続で、耐圧約
５００［Ｖ］の場合のそれぞれにおける空乏層２２ｂ，
２２ｃの拡がりを示す。図１２のように、基板電位をベ
ース電位にすると、空乏層はほぼ素子全領域に拡がる。 これに対し、基板電位を浮かした図１１の空乏層の拡が
りは、図９と図１２との中間程度となる。空乏層の拡が
り状態から考え、浮かした状態の基板電位は、ベース電
位とコレクタ電位との中間電位で、ベース電位即ち素子
領域内の最低電位よりやや高い状態と思われた。
【００２５】上記ＯＢＩＣによる空乏層の観察より、完
全誘電体分離構造の前記半導体素子では、素子耐圧を最
大にする第２基板電位（単に基板電位と呼ぶ）は、素子
領域内の最低電位より若干高い電位範囲内に存在するこ
とが推定された。この現象を更に確認するため、次の実
験と解析を行なった。
全誘電体分離構造の前記半導体素子では、素子耐圧を最
大にする第２基板電位（単に基板電位と呼ぶ）は、素子
領域内の最低電位より若干高い電位範囲内に存在するこ
とが推定された。この現象を更に確認するため、次の実
験と解析を行なった。
【００２６】図１６に試作したＦＤＤ（Ｆｕｌｌ Ｄｅ
ｐｌｅｔｉｏｎ Ｄｉｏｄｅ）２５の断面図を示す（た
だし対称軸Ｙ−Ｙ′に対し右半面のみを表示）。図６及
び図７と同一符号は対応部分を表わす。ウェーハは第１
半導体基板１２と第２半導体基板１１とを酸化膜１３（
厚さ１μｍ）で接着した複合基板で、素子領域（活性層
）１４の厚さは２０μｍ、Ｎ型不純物濃度は４×１０１
４ａｔｏｍｓ／ｃｍ３ である。Ｐ＋ ベース領域１６
は２μｍ深さ、Ｎ＋ コレクタ領域１７は１μｍ深さで
ある。ベース電極１８とコレクタ電極１９との間隔は１
００μｍ以上あり（横方向フリー）、解析では１００μ
ｍとする。コレクタ電極の外側には素子間分離溝１５を
形成したが、解析では横方向フリー条件から考慮しなか
った。
ｐｌｅｔｉｏｎ Ｄｉｏｄｅ）２５の断面図を示す（た
だし対称軸Ｙ−Ｙ′に対し右半面のみを表示）。図６及
び図７と同一符号は対応部分を表わす。ウェーハは第１
半導体基板１２と第２半導体基板１１とを酸化膜１３（
厚さ１μｍ）で接着した複合基板で、素子領域（活性層
）１４の厚さは２０μｍ、Ｎ型不純物濃度は４×１０１
４ａｔｏｍｓ／ｃｍ３ である。Ｐ＋ ベース領域１６
は２μｍ深さ、Ｎ＋ コレクタ領域１７は１μｍ深さで
ある。ベース電極１８とコレクタ電極１９との間隔は１
００μｍ以上あり（横方向フリー）、解析では１００μ
ｍとする。コレクタ電極の外側には素子間分離溝１５を
形成したが、解析では横方向フリー条件から考慮しなか
った。
【００２７】上記構造のＦＤＤにベース電極１８を電位
の基準として第２基板１１に電圧Ｖｓｂを印加し、ベー
ス・コレクタ間の耐圧Ｖｃｂを測定した。その結果を図
１７に示す。−側へ印加しても耐圧は飽和してしまう。 ＋側へ印加した場合、１００Ｖまでは耐圧上昇し、それ
より高いとチャンネル性リークを伴ない耐圧は激減する
。この実験結果から、ベース電位より基板電位を１００
Ｖ程度高くすることにより、最高耐圧が得られることを
発見した。
の基準として第２基板１１に電圧Ｖｓｂを印加し、ベー
ス・コレクタ間の耐圧Ｖｃｂを測定した。その結果を図
１７に示す。−側へ印加しても耐圧は飽和してしまう。 ＋側へ印加した場合、１００Ｖまでは耐圧上昇し、それ
より高いとチャンネル性リークを伴ない耐圧は激減する
。この実験結果から、ベース電位より基板電位を１００
Ｖ程度高くすることにより、最高耐圧が得られることを
発見した。
【００２８】次に上記現象を二次元デバイスシミュレー
ター（ＭＯＳ２Ｃ）を使用し、定量的に解析を行なった
。本格的な解析に入る前に、ＦＤ（Ｆｕｌｌ Ｄｅｐｌ
ｅｔｉｏｎ）の視覚に訴えた説明を行なう。
ター（ＭＯＳ２Ｃ）を使用し、定量的に解析を行なった
。本格的な解析に入る前に、ＦＤ（Ｆｕｌｌ Ｄｅｐｌ
ｅｔｉｏｎ）の視覚に訴えた説明を行なう。
【００２９】図１８は、基板電位をコレクタ電位と同電
位にし、コレクタ１９に１００Ｖを印加、すなわちＶｓ
ｂ＝Ｖｃｂ＝１００Ｖ、Ｖｂ ＝接地（図１７でＶｓｂ
を＋側に印加する方向）した時のデバイス電位解析領域
２６内の等電位分布を示す。図から明らかなように、こ
の場合の空乏層は底部酸化膜１３に到達せず、等電位線
の密度はベース端で密になっている。図１９は、この場
合のベース接合付近の表面電界分布を示す。同図よりベ
ース端で電界集中していることが判る。
位にし、コレクタ１９に１００Ｖを印加、すなわちＶｓ
ｂ＝Ｖｃｂ＝１００Ｖ、Ｖｂ ＝接地（図１７でＶｓｂ
を＋側に印加する方向）した時のデバイス電位解析領域
２６内の等電位分布を示す。図から明らかなように、こ
の場合の空乏層は底部酸化膜１３に到達せず、等電位線
の密度はベース端で密になっている。図１９は、この場
合のベース接合付近の表面電界分布を示す。同図よりベ
ース端で電界集中していることが判る。
【００３０】次に図２０及び図２１は、基板電位をベー
ス電位と同電位としコレクタに１００Ｖを印加した時の
、それぞれ等電位分布及びベース接合付近の表面電界分
布を示す。この場合は図１７で、Ｖｓｂ＝０、Ｖｂ ＝
接地、Ｖｃｂ＝１００Ｖに対応し、空乏層は、底部酸化
膜１３に到達し、表面のＮ型中性領域を残し、横方向に
広がっていることが判る。図２０は、Ｆｕｌｌ Ｄｅｐ
ｌｅｔｉｏｎ状態を示している。更に、Ｖｃｂを増加す
ると表面のＮ型中性領域が空乏化していき、ベース端か
らの空乏層も伸びやすいことが予想される。実際に図１
９の場合のベース端の表面電界２．３×１０５ Ｖ／ｃ
ｍであるのに比べ、図２１の場合のベース端の表面電界
１．８×１０５ Ｖ／ｃｍと緩和されていることが判る
。
ス電位と同電位としコレクタに１００Ｖを印加した時の
、それぞれ等電位分布及びベース接合付近の表面電界分
布を示す。この場合は図１７で、Ｖｓｂ＝０、Ｖｂ ＝
接地、Ｖｃｂ＝１００Ｖに対応し、空乏層は、底部酸化
膜１３に到達し、表面のＮ型中性領域を残し、横方向に
広がっていることが判る。図２０は、Ｆｕｌｌ Ｄｅｐ
ｌｅｔｉｏｎ状態を示している。更に、Ｖｃｂを増加す
ると表面のＮ型中性領域が空乏化していき、ベース端か
らの空乏層も伸びやすいことが予想される。実際に図１
９の場合のベース端の表面電界２．３×１０５ Ｖ／ｃ
ｍであるのに比べ、図２１の場合のベース端の表面電界
１．８×１０５ Ｖ／ｃｍと緩和されていることが判る
。
【００３１】次に図１６に示すＦＤＤ２５に対し、上記
と同様な解析をＮ＋ コレクタ領域１７を含め、Ｖｃｂ
＝５００Ｖ（一定）を印加した場合について行ない、（
ａ）Ｖｓｂ＝０Ｖの時の素子内電位分布を図２２、ベー
ス・コレクタ間表面電界分布を図２３、（ｂ）Ｖｓｂ＝
１００Ｖの時の素子内電位分布を図２４、ベース・コレ
クタ間表面電界分布を図２５、（ｃ）Ｖｓｂ＝２００Ｖ
の時の素子内電位分布を図２６、ベース・コレクタ間表
面電界分布を図２７、にそれぞれ示す。
と同様な解析をＮ＋ コレクタ領域１７を含め、Ｖｃｂ
＝５００Ｖ（一定）を印加した場合について行ない、（
ａ）Ｖｓｂ＝０Ｖの時の素子内電位分布を図２２、ベー
ス・コレクタ間表面電界分布を図２３、（ｂ）Ｖｓｂ＝
１００Ｖの時の素子内電位分布を図２４、ベース・コレ
クタ間表面電界分布を図２５、（ｃ）Ｖｓｂ＝２００Ｖ
の時の素子内電位分布を図２６、ベース・コレクタ間表
面電界分布を図２７、にそれぞれ示す。
【００３２】上記（ａ）の条件（図１７のＶｓｂ＝０に
対応）では、Ｎ＋ コレクタ領域１７端で最大の電界集
中が発生する。（ｂ）の条件（図１７のＶｓｂ＝１００
Ｖに対応）ではＮ＋ コレクタ領域１７端と、Ｐ＋ ベ
ース領域１６端とにおけるピーク電界が平均化され最大
電界値は減少している。（ｃ）の条件（図１７のＶｓｂ
＝２００Ｖに対応）ではＰ＋ ベース領域１６端で最大
の電界集中が起こることが判る。
対応）では、Ｎ＋ コレクタ領域１７端で最大の電界集
中が発生する。（ｂ）の条件（図１７のＶｓｂ＝１００
Ｖに対応）ではＮ＋ コレクタ領域１７端と、Ｐ＋ ベ
ース領域１６端とにおけるピーク電界が平均化され最大
電界値は減少している。（ｃ）の条件（図１７のＶｓｂ
＝２００Ｖに対応）ではＰ＋ ベース領域１６端で最大
の電界集中が起こることが判る。
【００３３】以上図１６ないし図２７を参照して説明し
た試行と解析結果をまとめると、ＳＯＩ基板を使ったＦ
Ｄデバイス２５は、表面での拡散層端部（主接合）で電
界集中を起こし、それぞれの端部での電界強度は、素子
のディメンジョンにより異なるが、基板電位を最適化す
ることにより、バランスをとることができる。
た試行と解析結果をまとめると、ＳＯＩ基板を使ったＦ
Ｄデバイス２５は、表面での拡散層端部（主接合）で電
界集中を起こし、それぞれの端部での電界強度は、素子
のディメンジョンにより異なるが、基板電位を最適化す
ることにより、バランスをとることができる。
【００３４】次に図１及び図２を参照して、本発明の半
導体装置の使用方法の第１実施例について説明する。図
１は、本発明の半導体装置の断面と、バイアス接続方法
とを示す図である。Ｎ型第１半導体基板１２とＮ型第２
半導体基板１１とは酸化膜１３を介して接合され複合半
導体基板を形成する。第１半導体基板１２の主表面から
酸化膜１３に達すると共に、素子領域１４を取り囲んで
形成される絶縁物から成る分離溝１５が設けられる。素
子領域１４には、Ｐ＋ ベース領域１６及びＮ＋ コレ
クタ領域１７を形成し、Ｐ＋ ＮＮ＋ 接合ダイオード
２０が設けられる。
導体装置の使用方法の第１実施例について説明する。図
１は、本発明の半導体装置の断面と、バイアス接続方法
とを示す図である。Ｎ型第１半導体基板１２とＮ型第２
半導体基板１１とは酸化膜１３を介して接合され複合半
導体基板を形成する。第１半導体基板１２の主表面から
酸化膜１３に達すると共に、素子領域１４を取り囲んで
形成される絶縁物から成る分離溝１５が設けられる。素
子領域１４には、Ｐ＋ ベース領域１６及びＮ＋ コレ
クタ領域１７を形成し、Ｐ＋ ＮＮ＋ 接合ダイオード
２０が設けられる。
【００３５】素子領域１４の厚さｔＮ ＝２０μｍ、そ
の不純物濃度ＮＤ ＝４×１０１４ａｔｏｍｓ／ｃｍ３
、介在する酸化膜１３の厚さｔＯＸ＝１μｍ、Ｐベー
ス領域の深さｘ３ ＝３μｍとする。
の不純物濃度ＮＤ ＝４×１０１４ａｔｏｍｓ／ｃｍ３
、介在する酸化膜１３の厚さｔＯＸ＝１μｍ、Ｐベー
ス領域の深さｘ３ ＝３μｍとする。
【００３６】次に第２半導体基板の最適電位を決定する
測定方法の一例について説明する。接地されたベース電
極端子ｂとコレクタ電極端子ｃとの間に逆バイアス電源
Ｖｃｂ、又ベース電極端子ｂと第２半導体基板電極端子
ｓとの間にバイアス電源Ｖｓｂをそれぞれ接続する。ベ
ース電極端子ｂを基準電位（ＧＮＤ）にして、基板電極
端子ｓに−２００［Ｖ］〜＋２００［Ｖ］まで５０［Ｖ
］ステップでバイアスを加える。この各バイアス電位ご
とに、電源Ｖｃｂを上昇し、電極端子ｂ，ｃ間を流れる
逆電流Ｉｃｂが１［ｍＡ］に達した時のＶｃｂ値をもっ
て、ダイオード２０の耐圧値とする。
測定方法の一例について説明する。接地されたベース電
極端子ｂとコレクタ電極端子ｃとの間に逆バイアス電源
Ｖｃｂ、又ベース電極端子ｂと第２半導体基板電極端子
ｓとの間にバイアス電源Ｖｓｂをそれぞれ接続する。ベ
ース電極端子ｂを基準電位（ＧＮＤ）にして、基板電極
端子ｓに−２００［Ｖ］〜＋２００［Ｖ］まで５０［Ｖ
］ステップでバイアスを加える。この各バイアス電位ご
とに、電源Ｖｃｂを上昇し、電極端子ｂ，ｃ間を流れる
逆電流Ｉｃｂが１［ｍＡ］に達した時のＶｃｂ値をもっ
て、ダイオード２０の耐圧値とする。
【００３７】この測定結果を図２に示す。横軸は第２半
導体基板の電位Ｖｓｂ（接地電位を基準とする）を表わ
し、縦軸は各基板電位Ｖｓｂに対応したダイオード２０
の耐圧値Ｖｃｂを示す。基板を負バイアスした場合（−
２００〜０［Ｖ］）、耐圧の変化は殆どないのに対し、
正にバイアスしていくと、０〜＋１００［Ｖ］で耐圧は
徐々に上昇し、６００［Ｖ］に近い耐圧が得られる。正
のバイアスを１００［Ｖ］より更に増加していくと逆電
流（リーク電流）Ｉｃｂが増加し、耐圧が急激に低下す
る。 即ち本実施例においては、第２半導体基板１１の電位は
素子領域１４内の最低電位（ＧＮＤ）より１００［Ｖ］
高い電位に固定して使用する。
導体基板の電位Ｖｓｂ（接地電位を基準とする）を表わ
し、縦軸は各基板電位Ｖｓｂに対応したダイオード２０
の耐圧値Ｖｃｂを示す。基板を負バイアスした場合（−
２００〜０［Ｖ］）、耐圧の変化は殆どないのに対し、
正にバイアスしていくと、０〜＋１００［Ｖ］で耐圧は
徐々に上昇し、６００［Ｖ］に近い耐圧が得られる。正
のバイアスを１００［Ｖ］より更に増加していくと逆電
流（リーク電流）Ｉｃｂが増加し、耐圧が急激に低下す
る。 即ち本実施例においては、第２半導体基板１１の電位は
素子領域１４内の最低電位（ＧＮＤ）より１００［Ｖ］
高い電位に固定して使用する。
【００３８】従来のＰＮ接合分離方式では、Ｐ基板の電
位を、素子領域内の最低電位にして使用されるが、本実
施例で、これに対応したＶｓｂ＝０［Ｖ］で使用した場
合でも５００［Ｖ］の耐圧が得られる。この値自身従来
のＰＮ接合分離のエピタキシャルウェーハ（ｔＶＧ＝２
０μｍ、Ｎｓｕｂ ＝４×１０１４ａｔｏｍｓ／ｃｍ３
）では得られないほど高い値であるが、更に基板電位
Ｖｓｂを１００［Ｖ］にすることにより、６００［Ｖ］
の耐圧が得られる。おそらく基板濃度により決定される
限界耐圧値と思われる。
位を、素子領域内の最低電位にして使用されるが、本実
施例で、これに対応したＶｓｂ＝０［Ｖ］で使用した場
合でも５００［Ｖ］の耐圧が得られる。この値自身従来
のＰＮ接合分離のエピタキシャルウェーハ（ｔＶＧ＝２
０μｍ、Ｎｓｕｂ ＝４×１０１４ａｔｏｍｓ／ｃｍ３
）では得られないほど高い値であるが、更に基板電位
Ｖｓｂを１００［Ｖ］にすることにより、６００［Ｖ］
の耐圧が得られる。おそらく基板濃度により決定される
限界耐圧値と思われる。
【００３９】上記実施例において第２半導体基板の素子
耐圧を最大にする最適電位は、主として素子領域１４の
厚さｔＮ 、その不純物濃度、介在酸化膜１３の厚さ、
Ｐ＋ ベース領域の深さ等により決定されるので、半導
体素子が特定されれば、上記測定方法により、使用時の
第２半導体基板の最適電位を一義的に決定できる。
耐圧を最大にする最適電位は、主として素子領域１４の
厚さｔＮ 、その不純物濃度、介在酸化膜１３の厚さ、
Ｐ＋ ベース領域の深さ等により決定されるので、半導
体素子が特定されれば、上記測定方法により、使用時の
第２半導体基板の最適電位を一義的に決定できる。
【００４０】図３に基づき本発明の第２実施例について
説明する。第１半導体基板３２、介在酸化膜３３及び第
２半導体基板３１から成る複合半導体基板の基板３２に
、絶縁物分離溝３５及び酸化膜３３に囲まれた素子領域
３４が形成される。図３は、素子領域３４内にＮＰＮト
ランジスタを形成した場合の素子断面と、基板３１の最
適電位を測定するための、バイアス電源等の接続とを示
す図である。図１のダイオードの場合と異なる点は、Ｐ
ベース領域３６内にＮ＋ エミッタ領域３８を形成した
ことで、エミッタ電極端子ｅを開放した状態で、第１実
施例に準じた方法で耐圧測定を行ない基板３１の最適電
位を求める。
説明する。第１半導体基板３２、介在酸化膜３３及び第
２半導体基板３１から成る複合半導体基板の基板３２に
、絶縁物分離溝３５及び酸化膜３３に囲まれた素子領域
３４が形成される。図３は、素子領域３４内にＮＰＮト
ランジスタを形成した場合の素子断面と、基板３１の最
適電位を測定するための、バイアス電源等の接続とを示
す図である。図１のダイオードの場合と異なる点は、Ｐ
ベース領域３６内にＮ＋ エミッタ領域３８を形成した
ことで、エミッタ電極端子ｅを開放した状態で、第１実
施例に準じた方法で耐圧測定を行ない基板３１の最適電
位を求める。
【００４１】図４に基づき、本発明の第３実施例につい
て説明する。同図は素子領域４４内にＣＭＯＳインバー
タを形成した場合の素子断面と、第２半導体基板４１の
最適電位を測定するための、バイアス電源等の接続を示
す図である。酸化膜４３及び絶縁物分離溝４５に囲まれ
た素子領域４４内に、Ｐウェル領域４６が形成され、領
域４６内にＮチャンネルＭＯＳ ＦＥＴ４８が、又素
子領域４４のその他の部分にＰチャンネルＭＯＳ Ｆ
ＥＴ４９が、形成される。符号４９ａはＶＤＤ電源端子
、４９ｂ及び４９ｃはそれぞれ出力端子及び入力端子、
４９ｄはＶＳＳ電源端子である。電源端子４９ａと４９
ｄとの間にバイアス電圧ＶＤＳ及び電源端子４９ｄと第
２半導体基板電極端子Ｓとの間にバイアス電圧Ｖｓｕｂ
を印加する。 入力端子４９ｃ及び出力端子４９ｂを開放した状態で、
第１実施例に準じた方法で耐圧測定を行ない、基板４１
の最適電位を求める。
て説明する。同図は素子領域４４内にＣＭＯＳインバー
タを形成した場合の素子断面と、第２半導体基板４１の
最適電位を測定するための、バイアス電源等の接続を示
す図である。酸化膜４３及び絶縁物分離溝４５に囲まれ
た素子領域４４内に、Ｐウェル領域４６が形成され、領
域４６内にＮチャンネルＭＯＳ ＦＥＴ４８が、又素
子領域４４のその他の部分にＰチャンネルＭＯＳ Ｆ
ＥＴ４９が、形成される。符号４９ａはＶＤＤ電源端子
、４９ｂ及び４９ｃはそれぞれ出力端子及び入力端子、
４９ｄはＶＳＳ電源端子である。電源端子４９ａと４９
ｄとの間にバイアス電圧ＶＤＳ及び電源端子４９ｄと第
２半導体基板電極端子Ｓとの間にバイアス電圧Ｖｓｕｂ
を印加する。 入力端子４９ｃ及び出力端子４９ｂを開放した状態で、
第１実施例に準じた方法で耐圧測定を行ない、基板４１
の最適電位を求める。
【００４２】図５に基づき、本発明の第４実施例につい
て説明する。同図は、素子領域５４内に、横方向二重拡
散型ＭＯＳ ＦＥＴを形成した場合の素子断面と、バ
イアス電源等の接続を示す図である。酸化膜５３及び絶
縁物分離溝５５に囲まれた素子領域５４内に、Ｐベース
領域５６及びＮ＋ ドレイン領域５７が設けられ、又Ｎ
＋ ソース領域５８とＰベース領域５６は、ソース電極
膜により短絡されている。ドレイン電極端子Ｄとソース
電極端子ＳＯ との間にバイアス電圧ＶＤＳを、及びソ
ース電極端子ＳＯ と第２半導体基板電極端子Ｓとの間
にバイアス電圧ＶＳＳを印加する。ゲート端子Ｇを開放
した状態で、第１実施例に準じた方法で耐圧測定を行な
い、基板５１の最適電位を求める。
て説明する。同図は、素子領域５４内に、横方向二重拡
散型ＭＯＳ ＦＥＴを形成した場合の素子断面と、バ
イアス電源等の接続を示す図である。酸化膜５３及び絶
縁物分離溝５５に囲まれた素子領域５４内に、Ｐベース
領域５６及びＮ＋ ドレイン領域５７が設けられ、又Ｎ
＋ ソース領域５８とＰベース領域５６は、ソース電極
膜により短絡されている。ドレイン電極端子Ｄとソース
電極端子ＳＯ との間にバイアス電圧ＶＤＳを、及びソ
ース電極端子ＳＯ と第２半導体基板電極端子Ｓとの間
にバイアス電圧ＶＳＳを印加する。ゲート端子Ｇを開放
した状態で、第１実施例に準じた方法で耐圧測定を行な
い、基板５１の最適電位を求める。
【００４３】なお第２半導体基板電位を素子領域内の最
低電位より高い最適電位に固定する手段は、当該半導体
装置の外部回路に設けてもよいし、又装置内部例えばチ
ップ上に設けられても差し支えない。
低電位より高い最適電位に固定する手段は、当該半導体
装置の外部回路に設けてもよいし、又装置内部例えばチ
ップ上に設けられても差し支えない。
【００４４】本発明に使用する半導体装置は、ＳＯＩ（
Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）構造の完全
誘電体分離の素子領域に、バイポーラトランジスタ等の
半導体素子を形成している。従って、Ｐベース（ウェル
）領域の接合の空乏層を底部酸化膜に到達させ、酸化膜
にも印加バイアス電圧の一部を分担させる構造の、いわ
ゆるＦＤ（Ｆｕｌｌ Ｄｅｐｌｅｔｉｏｎ。参考文献Ｉ
ＥＥＥ，Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ， Ｖｏｌ３６， Ｎｏ．９， Ｐ１８２４ ）構造
により、素子領域の厚さ（ｔＮ ）を、従来のＰＮ接合
分離の素子領域の厚さ（ｔＶＧ）より小さくしても高耐
圧化が可能となった。さらに本発明では、第２半導体基
板電位を、素子領域の最低電位より高い最適電位で使用
することにより、より高耐圧が得られる。
Ｓｉｌｉｃｏｎ ＯｎＩｎｓｕｌａｔｏｒ）構造の完全
誘電体分離の素子領域に、バイポーラトランジスタ等の
半導体素子を形成している。従って、Ｐベース（ウェル
）領域の接合の空乏層を底部酸化膜に到達させ、酸化膜
にも印加バイアス電圧の一部を分担させる構造の、いわ
ゆるＦＤ（Ｆｕｌｌ Ｄｅｐｌｅｔｉｏｎ。参考文献Ｉ
ＥＥＥ，Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ， Ｖｏｌ３６， Ｎｏ．９， Ｐ１８２４ ）構造
により、素子領域の厚さ（ｔＮ ）を、従来のＰＮ接合
分離の素子領域の厚さ（ｔＶＧ）より小さくしても高耐
圧化が可能となった。さらに本発明では、第２半導体基
板電位を、素子領域の最低電位より高い最適電位で使用
することにより、より高耐圧が得られる。
【００４５】
【発明の効果】これまで詳述したように、本発明により
、ＰＮ接合分離構造の素子領域の厚さ（ｔＶＧ）より小
さい厚さ（ｔＮ ）の完全誘電体分離構造を有する半導
体装置を使用して、例えばベース曲率の影響を緩和して
，より高耐圧が得られる半導体装置の使用方法を提供す
ることができた。
、ＰＮ接合分離構造の素子領域の厚さ（ｔＶＧ）より小
さい厚さ（ｔＮ ）の完全誘電体分離構造を有する半導
体装置を使用して、例えばベース曲率の影響を緩和して
，より高耐圧が得られる半導体装置の使用方法を提供す
ることができた。
【図１】本発明の半導体装置の使用方法の第１実施例を
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
【図２】図１に示す半導体装置の第２半導体基板電位と
耐圧との関係を示す図である。
耐圧との関係を示す図である。
【図３】本発明の半導体装置の使用方法の第２実施例を
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
【図４】本発明の半導体装置の使用方法の第３実施例を
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
【図５】本発明の半導体装置の使用方法の第４実施例を
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
説明する素子断面とバイアス電圧等の接続方法とを示す
図である。
【図６】本発明の過程で試行に使用した素子の平面図で
ある。
ある。
【図７】図６に示す素子の断面図である。
【図８】図６に示す素子のバイアス接続を示す図である
。
。
【図９】図６に示す素子に、図８で示したバイアス接続
を施した場合のブレークダウン波形である。
を施した場合のブレークダウン波形である。
【図１０】図６に示す素子の図８（ａ）のバイアス接続
における空乏層の平面写真像の模写図である。
における空乏層の平面写真像の模写図である。
【図１１】図６に示す素子の図８（ｂ）のバイアス接続
における空乏層の平面写真像の模写図である。
における空乏層の平面写真像の模写図である。
【図１２】図６に示す素子の図８（ｃ）のバイアス接続
における空乏層の平面写真像の模写図である。
における空乏層の平面写真像の模写図である。
【図１３】従来のＰＮ接合分離構造の素子断面とバイア
ス接続を示す図である。
ス接続を示す図である。
【図１４】図１０の素子の空乏層のリーチスルー状態を
説明する断面図である。
説明する断面図である。
【図１５】従来の耐圧設計に使用されるエピタキシャル
層の不純物濃度とブレークダウン電圧との関係を示すグ
ラフである。
層の不純物濃度とブレークダウン電圧との関係を示すグ
ラフである。
【図１６】本発明の過程で他の試行と電位分布解析に使
用した素子の断面図である。
用した素子の断面図である。
【図１７】図１６に示す半導体素子の第２半導体基板電
位と耐圧との関係を示す図である。
位と耐圧との関係を示す図である。
【図１８】ＦＤデバイスの基板電位とコレクタ電位とを
同電位にした場合の素子内等電位分布図である。
同電位にした場合の素子内等電位分布図である。
【図１９】図１８の場合のベース接合付近の表面電界分
布図である。
布図である。
【図２０】ＦＤデバイスの基板電位とベース電位とを同
電位にした場合の素子内等電位分布図である。
電位にした場合の素子内等電位分布図である。
【図２１】図２０の場合のベース接合付近の表面電界分
布図である。
布図である。
【図２２】ＦＤデバイスで、Ｖｂｃ＝５００Ｖ、Ｖｓｂ
＝０のときの素子内電位分布図である。
＝０のときの素子内電位分布図である。
【図２３】図２２の場合のベース・コレクタ間表面電界
分布である。
分布である。
【図２４】ＦＤデバイスで、Ｖｂｃ＝５００Ｖ、Ｖｓｂ
＝１００Ｖのときの素子内電位分布図である。
＝１００Ｖのときの素子内電位分布図である。
【図２５】図２４の場合のベース・コレクタ間表面電界
分布である。
分布である。
【図２６】ＦＤデバイスで、Ｖｂｃ＝５００Ｖ、Ｖｓｂ
＝２００Ｖのときの素子内電位分布図である。
＝２００Ｖのときの素子内電位分布図である。
【図２７】図２６の場合のベース・コレクタ間表面電界
分布である。
分布である。
１１，３１，４１，５１ 第２半導体基板１２，
３２，４２，５２ 第１半導体基板１３，３３，
４３，５３ 酸化膜１４，３４，４４，５４
素子領域１５，３５，４５，５５ 絶縁物分
離層１６，３６，４６，５６ Ｐベース（または
Ｐウェル）領域
３２，４２，５２ 第１半導体基板１３，３３，
４３，５３ 酸化膜１４，３４，４４，５４
素子領域１５，３５，４５，５５ 絶縁物分
離層１６，３６，４６，５６ Ｐベース（または
Ｐウェル）領域
Claims (1)
- 【請求項１】第１の半導体基板と第２の半導体基板とを
酸化膜を介して接合した複合半導体基板と、第１半導体
基板の主表面から前記酸化膜に達すると共に素子領域を
取り囲んで形成され且つ絶縁物を埋め込んだ分離溝とを
具備する半導体装置において、第２半導体基板の電位を
第１半導体基板の素子領域内の最低電位より高い電位に
固定することにより、素子耐圧を上昇させることを特徴
とする半導体装置の使用方法。
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| DE69232746T DE69232746T2 (de) | 1991-05-13 | 1992-05-13 | Halbleiteranordnung und Verfahren zur Erhöhung der Durchbruchspannung einer Halbleiteranordnung |
| EP92108081A EP0513764B1 (en) | 1991-05-13 | 1992-05-13 | Semiconductor device and method of increasing device breakdown voltage of semiconductor device |
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