JPS5889872A - 接合形電界効果半導体装置 - Google Patents
接合形電界効果半導体装置Info
- Publication number
- JPS5889872A JPS5889872A JP56187052A JP18705281A JPS5889872A JP S5889872 A JPS5889872 A JP S5889872A JP 56187052 A JP56187052 A JP 56187052A JP 18705281 A JP18705281 A JP 18705281A JP S5889872 A JPS5889872 A JP S5889872A
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- JP
- Japan
- Prior art keywords
- layer
- drain
- concentration
- gate
- top gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/83—FETs having PN junction gate electrodes
Landscapes
- Bipolar Transistors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は接合形亀界効果トランジスタ（以下Ｊ−ＦＥＴ
と称する＞１有する半導体装置に関する。
と称する＞１有する半導体装置に関する。
ＰチャネルＪ −ＦＩＴとバイポーラ素子とを同一半導
体基体に混龜した半導体集積回路装置として、第１図に
示すＪ −ＦＥＴ構造が知られている。
体基体に混龜した半導体集積回路装置として、第１図に
示すＪ −ＦＥＴ構造が知られている。
同図において、１は低不純物濃度Ｐ″″５１１８ ｉ基
板、２は高濃度Ｎ＋埋込層、３はＰ゛基板上にエピタキ
シャル成長した低濃度Ｎ一層、４はＮ″″″層３部を他
部から分離するためのＰアイソワーフ１フ部でこれらは
通常のバイポーラＩＣの基体構造である。５．６はソー
ス・ドレインとなるＰ拡散領域％７はソース・ドレイン
間の基体表面にトップゲートとして不純物をイオン打込
みした浅いＮ層、８は８層７を介してその下の基体表面
に形成したＰチャネル部である。９はゲート取出し部と
なるＮ＋領領域トップゲートＮ層７と電気的に（例えば
偶部で）接続登れこのゲートへの電圧印加によってソー
ス・ドレイン間のチャネル電流を制御するものである。
板、２は高濃度Ｎ＋埋込層、３はＰ゛基板上にエピタキ
シャル成長した低濃度Ｎ一層、４はＮ″″″層３部を他
部から分離するためのＰアイソワーフ１フ部でこれらは
通常のバイポーラＩＣの基体構造である。５．６はソー
ス・ドレインとなるＰ拡散領域％７はソース・ドレイン
間の基体表面にトップゲートとして不純物をイオン打込
みした浅いＮ層、８は８層７を介してその下の基体表面
に形成したＰチャネル部である。９はゲート取出し部と
なるＮ＋領領域トップゲートＮ層７と電気的に（例えば
偶部で）接続登れこのゲートへの電圧印加によってソー
ス・ドレイン間のチャネル電流を制御するものである。
このようなＪ−ＦＢ′Ｔ構造においてゲート入力リーク
電流特性がゲート・ドレイン間耐圧によって決定される
。すなわちゲート・ドレイン間電圧が大きくなるほどゲ
ート・リーク電流の増大となり、無視できなくなる。
電流特性がゲート・ドレイン間耐圧によって決定される
。すなわちゲート・ドレイン間電圧が大きくなるほどゲ
ート・リーク電流の増大となり、無視できなくなる。
本発明は上記した点にかんがみて前記したタイプのＪ−
ＦＩＴの改良を施したものであり、その目的はゲート・
ドレイン間耐圧を図り、かつゲートリーク電流を減少さ
せるＪ −ＦＥＴの提供にある。
ＦＩＴの改良を施したものであり、その目的はゲート・
ドレイン間耐圧を図り、かつゲートリーク電流を減少さ
せるＪ −ＦＥＴの提供にある。
本発明の内容の説朋に先立って、これまでのＪ−ＦＥ’
ｔのゲート入力リーク電流と耐圧を決定する贅因を第１
図のゲート・ドレイン端近傍を拡大した第２図を参照し
て検討する。すなわち、降伏はドレインＰ領域６とトッ
プゲートＮ層７とのＰＮ接合Ｊ、で起り、一方、ゲート
人カリ−゛り電流はトップゲートＮ層７とチャネル部の
ＰｊｌＢとの境界部でドレイン領域に近いＰＮｇ合Ｊ、
附近で生じる。ここ、でトップゲートのＮ層７の濃度が
高濃度のＰ＋拡散により形成されたビレ４フ２層６の濃
度より小さいととにより、耐圧はトップグーｌ個により
ｆｉぼ決定し、かつピンチオフ点く電界、＃に中を生ず
る。
ｔのゲート入力リーク電流と耐圧を決定する贅因を第１
図のゲート・ドレイン端近傍を拡大した第２図を参照し
て検討する。すなわち、降伏はドレインＰ領域６とトッ
プゲートＮ層７とのＰＮ接合Ｊ、で起り、一方、ゲート
人カリ−゛り電流はトップゲートＮ層７とチャネル部の
ＰｊｌＢとの境界部でドレイン領域に近いＰＮｇ合Ｊ、
附近で生じる。ここ、でトップゲートのＮ層７の濃度が
高濃度のＰ＋拡散により形成されたビレ４フ２層６の濃
度より小さいととにより、耐圧はトップグーｌ個により
ｆｉぼ決定し、かつピンチオフ点く電界、＃に中を生ず
る。
本発明は実施例として示した第３図において、ドレイン
端のトラフ−ゲートＮ層７とビレ４フ２層６との間に低
濃度のＰ″″″ウエルｌＯ在させるものである。このよ
うな構造とすることによって、トップゲートＮ層とＰ−
ウェルとによって耐圧を高めるとともに、ピンチオフ点
−ＰＯ電界集中なドレイン引出し部となる２層６まで抵
抗Ｒを形成することによって緩和する。
端のトラフ−ゲートＮ層７とビレ４フ２層６との間に低
濃度のＰ″″″ウエルｌＯ在させるものである。このよ
うな構造とすることによって、トップゲートＮ層とＰ−
ウェルとによって耐圧を高めるとともに、ピンチオフ点
−ＰＯ電界集中なドレイン引出し部となる２層６まで抵
抗Ｒを形成することによって緩和する。
例えば、ビレ４フ２層６の不純物濃度が１０１０１Ｓａ
ｔｏ／ａｗｅ” 、 ） ｙプゲートＮ層の濃度が８
Ｘ１０１＠ａ ｔｏｍｓ／ ａｓ” 、チャネ７ｕｐ層
の濃度が１０１・ａｔａｎｓ／ ｃｘｈ ”とした場合
、Ｐ−ウェルの濃度を５Ｘ１０”５１１ Ｏｍ ｌ １
０１ ”とすれば耐圧は濃度比Ｎ（）ツブゲート）＞１
”（ウェル） によりｆｉＶｔＦ−ウェル側で決定する。
ｔｏ／ａｗｅ” 、 ） ｙプゲートＮ層の濃度が８
Ｘ１０１＠ａ ｔｏｍｓ／ ａｓ” 、チャネ７ｕｐ層
の濃度が１０１・ａｔａｎｓ／ ｃｘｈ ”とした場合
、Ｐ−ウェルの濃度を５Ｘ１０”５１１ Ｏｍ ｌ １
０１ ”とすれば耐圧は濃度比Ｎ（）ツブゲート）＞１
”（ウェル） によりｆｉＶｔＦ−ウェル側で決定する。
第４図はソース・ドレイン電圧の増加に対するゲート入
力リーク電流特性を表わし、曲１１１はこ。
力リーク電流特性を表わし、曲１１１はこ。
れまでのＪ−ＦＥＴの場合、曲ＩＩＩはＰ″″″ウエル
入した本発明によるＪ−Ｆ Ｅ Ｔの場合でｖＤ８が大
きくなってもリーク電流は少ない状Ｓ＋ｔ−示している
。
入した本発明によるＪ−Ｆ Ｅ Ｔの場合でｖＤ８が大
きくなってもリーク電流は少ない状Ｓ＋ｔ−示している
。
以上実施例により説明したごとく、本発明によればトッ
プゲートＮ層とドレイン引出との間に低濃度のＰ−ウェ
ルな介在させることで、Ｊ−ＦＦｉＴのゲート入力リー
ク電流を減少せしめ、ハイ・インピーダンス特性が得ら
れ、他方では耐圧を向上することにより、バイポーラ・
Ｊ−ＦＢＴＩＩ品の高信頼性化、高性能化が実現できる
。
プゲートＮ層とドレイン引出との間に低濃度のＰ−ウェ
ルな介在させることで、Ｊ−ＦＦｉＴのゲート入力リー
ク電流を減少せしめ、ハイ・インピーダンス特性が得ら
れ、他方では耐圧を向上することにより、バイポーラ・
Ｊ−ＦＢＴＩＩ品の高信頼性化、高性能化が実現できる
。
本発明はバイボー２・Ｊ−ＦＥＴを有するＩＣ全般に適
用でき、ｅにオペアンプ系、高入力Δンピーダンス系半
導体製品の改譬に有効である。
用でき、ｅにオペアンプ系、高入力Δンピーダンス系半
導体製品の改譬に有効である。
本発明は又、バイポーラ・ＭＯ８ＦＥＴＩＩ係の半導体
装１の高耐圧化に応用しうるものである。
装１の高耐圧化に応用しうるものである。
第１図はこれまでのバイポーラ・Ｊ−ＰＥＴの例を示す
断Ｉ１図１．第２（２）は第１図の要部拡大欺面図、第
３１１は本発明によるバイポーラ・Ｊ−ＦＩｉｌＴの一
実施例を示す断加図、第４図はゲートリーク電流とソー
ス・ドレイン電圧の関係曲線図である。 １・・・Ｐ−８′ｉ基板、２・・・Ｎ＋颯込層、３・・
・Ｎ−エピタキシャル層、４・・・Ｐアイソレージ冒ン
、５・・。
断Ｉ１図１．第２（２）は第１図の要部拡大欺面図、第
３１１は本発明によるバイポーラ・Ｊ−ＦＩｉｌＴの一
実施例を示す断加図、第４図はゲートリーク電流とソー
ス・ドレイン電圧の関係曲線図である。 １・・・Ｐ−８′ｉ基板、２・・・Ｎ＋颯込層、３・・
・Ｎ−エピタキシャル層、４・・・Ｐアイソレージ冒ン
、５・・。
Claims (1)
- 【特許請求の範囲】 １、第１導電型牛導体基体の表面に互いに離−する第２
導亀置高濃度領域を配設してソース及びドレインとなし
、ソース・ドレイン間の基体表面にトップゲートとなる
浅い第１導亀飄層を介して浅い第２導亀一層を形成して
チャネル部とした接合形電界効果トランジスタを有する
半導体装置において、トップゲートとなる浅い第１導電
シ層とドレイン側第２導亀置高濃度領域との間に第２導
電漏低濃度領域を介在＄せることを特徴とする接合形電
界効果半導体装置。 ２、第１導ｔｉ＊半導体基体をＮ型シリコン基体とし、
ソース・ドレインとなる第２導電ｆｆｉ領域及びチャネ
ル部をＰｇ領領域びＰｉｌ１層とする特許請求の範囲第
ｆＸＩｌｌに記職の接合形電界効果半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187052A JPS5889872A (ja) | 1981-11-24 | 1981-11-24 | 接合形電界効果半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187052A JPS5889872A (ja) | 1981-11-24 | 1981-11-24 | 接合形電界効果半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5889872A true JPS5889872A (ja) | 1983-05-28 |
Family
ID=16199327
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187052A Pending JPS5889872A (ja) | 1981-11-24 | 1981-11-24 | 接合形電界効果半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889872A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59217865A (ja) * | 1983-05-20 | 1984-12-08 | アイジ−工業株式会社 | パネルを用いた壁の縦目地構造 |
| JPS62196360U (ja) * | 1986-06-05 | 1987-12-14 | ||
| JPS6454766A (en) * | 1987-07-16 | 1989-03-02 | Texas Instruments Inc | Jfet and its manufacture |
| JP2006086548A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ |
| JP2006086549A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2009521804A (ja) * | 2005-12-22 | 2009-06-04 | アナログ デバイセス インコーポレーテッド | ドレインおよび／またはソース変形注入物を有するｊｆｅｔ |
| JP2015523723A (ja) * | 2012-06-12 | 2015-08-13 | シーエスエムシー テクノロジーズ エフエイビー１ カンパニー リミテッド | 高電圧接合型電界効果トランジスタ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068481A (ja) * | 1973-10-19 | 1975-06-07 | ||
| JPS5435686A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Field effect semiconductor device of junction type |
-
1981
- 1981-11-24 JP JP56187052A patent/JPS5889872A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5068481A (ja) * | 1973-10-19 | 1975-06-07 | ||
| JPS5435686A (en) * | 1977-08-25 | 1979-03-15 | Matsushita Electric Ind Co Ltd | Field effect semiconductor device of junction type |
Cited By (7)
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|---|---|---|---|---|
| JPS59217865A (ja) * | 1983-05-20 | 1984-12-08 | アイジ−工業株式会社 | パネルを用いた壁の縦目地構造 |
| JPS62196360U (ja) * | 1986-06-05 | 1987-12-14 | ||
| JPS6454766A (en) * | 1987-07-16 | 1989-03-02 | Texas Instruments Inc | Jfet and its manufacture |
| JP2006086548A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ |
| JP2006086549A (ja) * | 2005-12-12 | 2006-03-30 | Nissan Motor Co Ltd | 電界効果トランジスタ及びその製造方法 |
| JP2009521804A (ja) * | 2005-12-22 | 2009-06-04 | アナログ デバイセス インコーポレーテッド | ドレインおよび／またはソース変形注入物を有するｊｆｅｔ |
| JP2015523723A (ja) * | 2012-06-12 | 2015-08-13 | シーエスエムシー テクノロジーズ エフエイビー１ カンパニー リミテッド | 高電圧接合型電界効果トランジスタ |
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