JPH04336468A - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JPH04336468A JPH04336468A JP10785291A JP10785291A JPH04336468A JP H04336468 A JPH04336468 A JP H04336468A JP 10785291 A JP10785291 A JP 10785291A JP 10785291 A JP10785291 A JP 10785291A JP H04336468 A JPH04336468 A JP H04336468A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は液晶表示装置等に用いら
れる薄膜トランジスタ（ｔｈｉｎ−ｆｉｌｍ ｔｒａｎ
ｓｉｓ−ｔｏｒ：ＴＦＴ）マトリックスに係り，とくに
，コプレーナ型のＴＦＴ におけるゲート電極の形成方
法に関する。
れる薄膜トランジスタ（ｔｈｉｎ−ｆｉｌｍ ｔｒａｎ
ｓｉｓ−ｔｏｒ：ＴＦＴ）マトリックスに係り，とくに
，コプレーナ型のＴＦＴ におけるゲート電極の形成方
法に関する。
【０００２】
【従来の技術】ＴＦＴ マトリックスを用いた表示装置
は， 各画素ごとにトランジスタスイッチが設けられる
ために， 半選択時におけるクロストークが完全に排除
され， すぐれた表示品質が得られる。とくに，ＴＦＴ
マトリックスを有する液晶表示装置（ＬＣＤ） におい
ては， 同一基板上にＴＦＴ から成るドライバ回路を
形成するすることができる。また， 背面側の基板上に
ＴＦＴ マトリックスを形成することにより， 表示側
の基板上に形成される電極は， これに印加する電圧が
画素のアドレス制御とは無関係になるため， ストライ
プ状に成形する必要がなくなる。したがって， 透明電
極の抵抗値に対する制約が大幅に緩和されるため， 高
解像度の向上が可能となる。
は， 各画素ごとにトランジスタスイッチが設けられる
ために， 半選択時におけるクロストークが完全に排除
され， すぐれた表示品質が得られる。とくに，ＴＦＴ
マトリックスを有する液晶表示装置（ＬＣＤ） におい
ては， 同一基板上にＴＦＴ から成るドライバ回路を
形成するすることができる。また， 背面側の基板上に
ＴＦＴ マトリックスを形成することにより， 表示側
の基板上に形成される電極は， これに印加する電圧が
画素のアドレス制御とは無関係になるため， ストライ
プ状に成形する必要がなくなる。したがって， 透明電
極の抵抗値に対する制約が大幅に緩和されるため， 高
解像度の向上が可能となる。
【０００３】
【発明が解決しようとする課題】ＴＦＴ を構成する能
動層としては， 通常， アモルファスシリコン（ａ−
Ｓｉ）に比べて移動度の大きいポリシリコン（ｐｏｌｙ
−Ｓｉ） の層を用い， また， ゲート電極としては
， アルミニウム層が用いられている。そして， ゲー
ト電極をマスクとして能動層に不純物をイオン注入して
， ソース領域およびドレイン領域が形成される。この
組み合わせにおいては， ソース・ドレイン不純物を活
性化するための熱処理温度を４５０ ℃以下にしなけれ
ばならず， その結果， 活性化が充分に行われない問
題があった。上記熱処理温度に対する制約は，４５０℃
以上ではアルミニウムゲート電極が劣化したり，あるい
は，アルミニウムによるゲート絶縁層の突き抜けが生じ
るためである。
動層としては， 通常， アモルファスシリコン（ａ−
Ｓｉ）に比べて移動度の大きいポリシリコン（ｐｏｌｙ
−Ｓｉ） の層を用い， また， ゲート電極としては
， アルミニウム層が用いられている。そして， ゲー
ト電極をマスクとして能動層に不純物をイオン注入して
， ソース領域およびドレイン領域が形成される。この
組み合わせにおいては， ソース・ドレイン不純物を活
性化するための熱処理温度を４５０ ℃以下にしなけれ
ばならず， その結果， 活性化が充分に行われない問
題があった。上記熱処理温度に対する制約は，４５０℃
以上ではアルミニウムゲート電極が劣化したり，あるい
は，アルミニウムによるゲート絶縁層の突き抜けが生じ
るためである。
【０００４】ゲート電極を形成する前にソース・ドレイ
ン不純物の注入および活性化を行う方法は， ゲート電
極をマスクとして自己整合的にソースおよびドレイン領
域を形成することができず， これらをパターニングす
るためのマスクの位置ずれに起因するＴＦＴ 特性のバ
ラツキや工程数の増大を招く結果となるので好ましくな
い。
ン不純物の注入および活性化を行う方法は， ゲート電
極をマスクとして自己整合的にソースおよびドレイン領
域を形成することができず， これらをパターニングす
るためのマスクの位置ずれに起因するＴＦＴ 特性のバ
ラツキや工程数の増大を招く結果となるので好ましくな
い。
【０００５】また， アルミニウムの代わりに， タン
グステン等の高融点金属を用いてゲート電極を形成する
ことが考えられるが， 例えばタングステン層をパター
ニングするための通常のエッチング方法においては，
レジストマスクとの間に充分な選択比がないため， 寸
法精度のよいゲート電極を形成できない。
グステン等の高融点金属を用いてゲート電極を形成する
ことが考えられるが， 例えばタングステン層をパター
ニングするための通常のエッチング方法においては，
レジストマスクとの間に充分な選択比がないため， 寸
法精度のよいゲート電極を形成できない。
【０００６】
【課題を解決するための手段】上記従来の問題点は，
基板の一表面に半導体から成る第１の膜と絶縁体から成
る第２の膜および高融点金属膜の選択的気相成長の核と
なる第３の膜を順次形成し， 前記基板表面に画定され
た複数の素子形成領域の各々においてゲート電極が形成
される領域を選択的にマスクするレジスト膜を該第３の
膜上に形成したのち該レジスト膜から表出する該第３の
膜を選択的にエッチングし， エッチングされた該第３
の膜から表出する該第２の膜を通して該第１の膜に不純
物をイオン注入してソース領域およびドレイン領域を形
成し， 該エッチングされた第３の膜を表出させるため
に該レジスト膜を除去し， 表出した該第３の膜上に高
融点金属膜を選択的に化学気相成長させてゲート電極を
形成する諸工程を含むことを特徴とする本発明に係るＴ
ＦＴ の製造方法， または， 基板の一表面に半導体
から成る第１の膜と絶縁体から成る第２の膜および高融
点金属膜の選択的気相成長の核となる第３の膜を順次形
成し， 前記基板表面に画定された複数の素子形成領域
の各々においてゲート電極が形成される領域を選択的に
マスクするレジスト膜を該第３の膜上に形成したのち該
レジスト膜から表出する該第３の膜および第２の膜を順
次選択的にエッチングして該第１の膜を表出し， エッ
チングされた該第３の膜から表出する該第１の膜に不純
物を注入してソース領域およびドレイン領域を形成し，
該エッチングされた第３の膜を表出させるために該レジ
スト膜を除去し， 表出した該第３の膜上に高融点金属
膜を化学気相成長させてゲート電極を形成する諸工程を
含むことを特徴とする本発明に係るＴＦＴ の製造方法
によって解決される。
基板の一表面に半導体から成る第１の膜と絶縁体から成
る第２の膜および高融点金属膜の選択的気相成長の核と
なる第３の膜を順次形成し， 前記基板表面に画定され
た複数の素子形成領域の各々においてゲート電極が形成
される領域を選択的にマスクするレジスト膜を該第３の
膜上に形成したのち該レジスト膜から表出する該第３の
膜を選択的にエッチングし， エッチングされた該第３
の膜から表出する該第２の膜を通して該第１の膜に不純
物をイオン注入してソース領域およびドレイン領域を形
成し， 該エッチングされた第３の膜を表出させるため
に該レジスト膜を除去し， 表出した該第３の膜上に高
融点金属膜を選択的に化学気相成長させてゲート電極を
形成する諸工程を含むことを特徴とする本発明に係るＴ
ＦＴ の製造方法， または， 基板の一表面に半導体
から成る第１の膜と絶縁体から成る第２の膜および高融
点金属膜の選択的気相成長の核となる第３の膜を順次形
成し， 前記基板表面に画定された複数の素子形成領域
の各々においてゲート電極が形成される領域を選択的に
マスクするレジスト膜を該第３の膜上に形成したのち該
レジスト膜から表出する該第３の膜および第２の膜を順
次選択的にエッチングして該第１の膜を表出し， エッ
チングされた該第３の膜から表出する該第１の膜に不純
物を注入してソース領域およびドレイン領域を形成し，
該エッチングされた第３の膜を表出させるために該レジ
スト膜を除去し， 表出した該第３の膜上に高融点金属
膜を化学気相成長させてゲート電極を形成する諸工程を
含むことを特徴とする本発明に係るＴＦＴ の製造方法
によって解決される。
【０００７】
【作用】図１は本発明の原理説明図であって， 同図（
ａ） に示すように，透明基板１上に， 能動層となる
ａ−Ｓｉ層２と， ゲート絶縁層３と， タングステン
の選択成長の核となる，例えばａ−Ｓｉ層４とを堆積し
， ａ−Ｓｉ層４をゲート電極の形状にパターニングし
たのち， レジスト層５をマスクとてし， 第１のａ−
Ｓｉ層にソース・ドレイン不純物をイオン注入する。次
いで，同図（ｂ） に示すように， レジスト層５を除
去し，表出したａ−Ｓｉ層４上に， 例えば化学気相成
長（ＣＶＤ） 法を用いて， タングステン層６を選択
成長させる。これにより， タングステン層６から成る
ゲート電極が， ソースおよびドレイン領域と自己整合
的に形成される。
ａ） に示すように，透明基板１上に， 能動層となる
ａ−Ｓｉ層２と， ゲート絶縁層３と， タングステン
の選択成長の核となる，例えばａ−Ｓｉ層４とを堆積し
， ａ−Ｓｉ層４をゲート電極の形状にパターニングし
たのち， レジスト層５をマスクとてし， 第１のａ−
Ｓｉ層にソース・ドレイン不純物をイオン注入する。次
いで，同図（ｂ） に示すように， レジスト層５を除
去し，表出したａ−Ｓｉ層４上に， 例えば化学気相成
長（ＣＶＤ） 法を用いて， タングステン層６を選択
成長させる。これにより， タングステン層６から成る
ゲート電極が， ソースおよびドレイン領域と自己整合
的に形成される。
【０００８】また， 上記のようにして形成されたタン
グステンゲート電極は，ソース・ドレイン不純物を充分
に活性化するに必要な温度， すなわち５００ 〜６０
０ ℃における熱処理においても， アルミニウムゲー
ト電極におけるような劣化やゲート絶縁層の突き抜けの
問題を生じない。なお， ａ−Ｓｉ層２は， 上記ソー
ス・ドレイン不純物の活性化熱処理によって， ｐｏｌ
ｙ−Ｓｉ 層に転換する。また， タングステンの選択
成長の核となったａ−Ｓｉ層４は， 上記活性化熱処理
において合金化するため， タングステン層６との界面
が不明瞭となる。
グステンゲート電極は，ソース・ドレイン不純物を充分
に活性化するに必要な温度， すなわち５００ 〜６０
０ ℃における熱処理においても， アルミニウムゲー
ト電極におけるような劣化やゲート絶縁層の突き抜けの
問題を生じない。なお， ａ−Ｓｉ層２は， 上記ソー
ス・ドレイン不純物の活性化熱処理によって， ｐｏｌ
ｙ−Ｓｉ 層に転換する。また， タングステンの選択
成長の核となったａ−Ｓｉ層４は， 上記活性化熱処理
において合金化するため， タングステン層６との界面
が不明瞭となる。
【０００９】
【実施例】図２本発明の一実施例の工程を説明するため
の要部断面図であって， 例えば石英ガラスから成る透
明基板１上に， 周知の減圧ＣＶＤ 法を用いて， 厚
さ１００ｎｍ のａ−Ｓｉ層２を成長させる。ａ−Ｓｉ
は，ｐｏｌｙ−Ｓｉよりも低温でＣＶＤ 成長できる。 本実施例においては，４００℃で成長を行った。そのの
ち， ａ−Ｓｉ層２上に，ＳｉＯ（一酸化珪素）から成
る厚さ１５０ ｎｍのゲート絶縁層３， および， 厚
さ４０ｎｍのａ−Ｓｉ層４を連続して堆積する。ＳｉＯ
ゲート絶縁層３の堆積は， 周知の減圧ＣＶＤ（化学
気相成長）法等により， また， ａ−Ｓｉ層４の堆積
はプラズマＣＶＤ 法等を適宜用いて行えばよい。
の要部断面図であって， 例えば石英ガラスから成る透
明基板１上に， 周知の減圧ＣＶＤ 法を用いて， 厚
さ１００ｎｍ のａ−Ｓｉ層２を成長させる。ａ−Ｓｉ
は，ｐｏｌｙ−Ｓｉよりも低温でＣＶＤ 成長できる。 本実施例においては，４００℃で成長を行った。そのの
ち， ａ−Ｓｉ層２上に，ＳｉＯ（一酸化珪素）から成
る厚さ１５０ ｎｍのゲート絶縁層３， および， 厚
さ４０ｎｍのａ−Ｓｉ層４を連続して堆積する。ＳｉＯ
ゲート絶縁層３の堆積は， 周知の減圧ＣＶＤ（化学
気相成長）法等により， また， ａ−Ｓｉ層４の堆積
はプラズマＣＶＤ 法等を適宜用いて行えばよい。
【００１０】次いで， 同図（ｂ） に示すように，
ａ−Ｓｉ層４上に， ゲート電極形成領域を覆うレジス
ト層５を形成し， レジスト層５をマスクとしてａ−Ｓ
ｉ層４を選択的にエッチングする。このエッチングは，
周知のドライエッチングまたはウエットエッチングる
いずれを用いて行ってもよい。そののち， レジスト層
５から表出する領域におけるａ−Ｓｉ層２に対して，
ゲート絶縁層３を通して， ソース・ドレイン不純物を
イオン注入する。この不純物として燐（Ｐ） を用いる
場合のイオン注入条件の一例は， 加速電圧１２０Ｋｅ
Ｖ， ドーズ量３×１０１５個／ｃｍ−２である。
ａ−Ｓｉ層４上に， ゲート電極形成領域を覆うレジス
ト層５を形成し， レジスト層５をマスクとしてａ−Ｓ
ｉ層４を選択的にエッチングする。このエッチングは，
周知のドライエッチングまたはウエットエッチングる
いずれを用いて行ってもよい。そののち， レジスト層
５から表出する領域におけるａ−Ｓｉ層２に対して，
ゲート絶縁層３を通して， ソース・ドレイン不純物を
イオン注入する。この不純物として燐（Ｐ） を用いる
場合のイオン注入条件の一例は， 加速電圧１２０Ｋｅ
Ｖ， ドーズ量３×１０１５個／ｃｍ−２である。
【００１１】次いで， レジスト層５を除去したのち，
同図（ｃ） に示すように， ａ−Ｓｉ層４上に厚さ
２００ｎｍ のタングステン層６を選択成長させる。こ
の成長条件の一例は， 基板温度を２８０ ℃とし，
成長原料ガスとしては， Ｈ２で希釈された流量１０Ｓ
ＣＣＭの６弗化タングステン（ＷＦ６） と流量６ＳＣ
ＣＭのシラン（ＳｉＨ４）の混合ガスを用いた。この条
件においては， ゲート絶縁層３上にはタングステンが
成長しない。タングステン層６はａ−Ｓｉ層４と反応し
ながら成長するため，２００ｎｍのタングステン層６を
成長させるためには， ａ−Ｓｉ層４の厚さとして４０
ｎｍ程度が必要である。
同図（ｃ） に示すように， ａ−Ｓｉ層４上に厚さ
２００ｎｍ のタングステン層６を選択成長させる。こ
の成長条件の一例は， 基板温度を２８０ ℃とし，
成長原料ガスとしては， Ｈ２で希釈された流量１０Ｓ
ＣＣＭの６弗化タングステン（ＷＦ６） と流量６ＳＣ
ＣＭのシラン（ＳｉＨ４）の混合ガスを用いた。この条
件においては， ゲート絶縁層３上にはタングステンが
成長しない。タングステン層６はａ−Ｓｉ層４と反応し
ながら成長するため，２００ｎｍのタングステン層６を
成長させるためには， ａ−Ｓｉ層４の厚さとして４０
ｎｍ程度が必要である。
【００１２】上記ののち， 真空容器内に窒素ガスを流
しながら， 基板を６００ ℃で２時間熱処理する。こ
れにより， 前記不純物が活性化され， ソース領域お
よびドレイン領域（いずれも図示省略）が形成される。 この熱処理において， ａ−Ｓｉ層２はｐｏｌｙ−Ｓｉ
に転換する。
しながら， 基板を６００ ℃で２時間熱処理する。こ
れにより， 前記不純物が活性化され， ソース領域お
よびドレイン領域（いずれも図示省略）が形成される。 この熱処理において， ａ−Ｓｉ層２はｐｏｌｙ−Ｓｉ
に転換する。
【００１３】次いで， 同図（ｄ） に示すように，
タングステン層６を覆う， 例えばＳｉＯ から成る厚
さ３００ｎｍ の絶縁層７を堆積したのち， タングス
テン層６から成るゲート電極および前記ソース領域およ
びドレイン領域を表出する開口を絶縁層７に形成する。 そして， 絶縁層７上に厚さ２００ｎｍ のアルミニウ
ム層を堆積し， これをパターニングして， ゲート配
線８およびソース・ドレイン電極９を形成して， 本発
明に係るＴＦＴ が完成する。
タングステン層６を覆う， 例えばＳｉＯ から成る厚
さ３００ｎｍ の絶縁層７を堆積したのち， タングス
テン層６から成るゲート電極および前記ソース領域およ
びドレイン領域を表出する開口を絶縁層７に形成する。 そして， 絶縁層７上に厚さ２００ｎｍ のアルミニウ
ム層を堆積し， これをパターニングして， ゲート配
線８およびソース・ドレイン電極９を形成して， 本発
明に係るＴＦＴ が完成する。
【００１４】図３は本発明の別の実施例の工程を説明す
るための要部断面図であって， 同図（ａ） に示すよ
うに， 石英から成る透明基板１上に， 前記実施例と
同様にして， 厚さ１００ｎｍ のａ−Ｓｉ層２と，
ＳｉＯ２から成る厚さ１５０ｎｍ のゲート絶縁層３１
と， 厚さ４０ｎｍのａ−Ｓｉ層４とを順次堆積する。 そして， ゲート電極形成領域を覆うレジスト層５を形
成したのち， レジスト層５から表出するａ−Ｓｉ層４
およびゲート絶縁層３１を順次選択的にエッチングする
。このエッチングは， 周知のドライエッチングまたは
ウエットエッチングのいずれを用いて行ってもよい。そ
ののち， レジスト層５から表出する領域におけるａ−
Ｓｉ層２に対して， ソース・ドレイン不純物を注入す
る。
るための要部断面図であって， 同図（ａ） に示すよ
うに， 石英から成る透明基板１上に， 前記実施例と
同様にして， 厚さ１００ｎｍ のａ−Ｓｉ層２と，
ＳｉＯ２から成る厚さ１５０ｎｍ のゲート絶縁層３１
と， 厚さ４０ｎｍのａ−Ｓｉ層４とを順次堆積する。 そして， ゲート電極形成領域を覆うレジスト層５を形
成したのち， レジスト層５から表出するａ−Ｓｉ層４
およびゲート絶縁層３１を順次選択的にエッチングする
。このエッチングは， 周知のドライエッチングまたは
ウエットエッチングのいずれを用いて行ってもよい。そ
ののち， レジスト層５から表出する領域におけるａ−
Ｓｉ層２に対して， ソース・ドレイン不純物を注入す
る。
【００１５】本実施例の場合にはａ−Ｓｉ層２が露出し
ているので，上記不純物の注入方法としては， イオン
注入法以外に， イオンを質量分離しない， いわゆる
イオンドーピング法またはプラズマドーピング法を用い
ることができる。例えばイオンドーピング法による注入
条件の一例は， 前記不純物として燐（Ｐ） を用いる
として， 加速電圧５ＫｅＶ，ドーズ量１×１０１５個
／ｃｍ−２である。
ているので，上記不純物の注入方法としては， イオン
注入法以外に， イオンを質量分離しない， いわゆる
イオンドーピング法またはプラズマドーピング法を用い
ることができる。例えばイオンドーピング法による注入
条件の一例は， 前記不純物として燐（Ｐ） を用いる
として， 加速電圧５ＫｅＶ，ドーズ量１×１０１５個
／ｃｍ−２である。
【００１６】次いで， レジスト層５を除去したのち，
同図（ｂ） に示すように， ａ−Ｓｉ層４上に厚さ
２００ｎｍ のタングステン層６を選択成長させる。こ
の成長条件は前記実施例と同様でよい。本実施例におい
ては， ゲート電極形成領域の周囲に表出しているａ−
Ｓｉ層２上にも例えばタングステン層６１が成長する。 タングステン層６１はａ−Ｓｉ層２と反応しながら成長
するため， ａ−Ｓｉ層２の厚さが６０ｎｍ程度に減少
する。
同図（ｂ） に示すように， ａ−Ｓｉ層４上に厚さ
２００ｎｍ のタングステン層６を選択成長させる。こ
の成長条件は前記実施例と同様でよい。本実施例におい
ては， ゲート電極形成領域の周囲に表出しているａ−
Ｓｉ層２上にも例えばタングステン層６１が成長する。 タングステン層６１はａ−Ｓｉ層２と反応しながら成長
するため， ａ−Ｓｉ層２の厚さが６０ｎｍ程度に減少
する。
【００１７】上記ののち， 真空容器内に窒素ガスを流
しながら， 基板を５５０ ℃で４時間熱処理する。こ
れにより， 前記不純物が活性化され， ソース領域お
よびドレイン領域（いずれも図示省略）が形成される。 この熱処理において， ａ−Ｓｉ層２はｐｏｌｙ−Ｓｉ
に転換する。
しながら， 基板を５５０ ℃で４時間熱処理する。こ
れにより， 前記不純物が活性化され， ソース領域お
よびドレイン領域（いずれも図示省略）が形成される。 この熱処理において， ａ−Ｓｉ層２はｐｏｌｙ−Ｓｉ
に転換する。
【００１８】次いで， 同図（ｃ） に示すように，
タングステン層６および６１を覆う， 例えばＳｉＯ
から成る厚さ５００ｎｍ の絶縁層７を堆積したのち，
タングステン層６から成るゲート電極および前記ソー
ス領域およびドレイン領域上のタングステン層６１を表
出する開口を絶縁層７に形成する。そして， 絶縁層７
上に厚さ２００ｎｍ のアルミニウム層を堆積し， こ
れをパターニングして， ゲート配線８およびソース・
ドレイン電極９を形成して， 本発明に係るＴＦＴ が
完成する。
タングステン層６および６１を覆う， 例えばＳｉＯ
から成る厚さ５００ｎｍ の絶縁層７を堆積したのち，
タングステン層６から成るゲート電極および前記ソー
ス領域およびドレイン領域上のタングステン層６１を表
出する開口を絶縁層７に形成する。そして， 絶縁層７
上に厚さ２００ｎｍ のアルミニウム層を堆積し， こ
れをパターニングして， ゲート配線８およびソース・
ドレイン電極９を形成して， 本発明に係るＴＦＴ が
完成する。
【００１９】なお， 図３（ｂ） から明らかなように
， タングステン層６とタングステン層６１とが分離し
て形成されるように， ゲート絶縁層３１の厚さは，
タングステン層６１の厚さより充分大きくしておくこと
が必要である。
， タングステン層６とタングステン層６１とが分離し
て形成されるように， ゲート絶縁層３１の厚さは，
タングステン層６１の厚さより充分大きくしておくこと
が必要である。
【００２０】上記両実施例においては， タングステン
層６を選択成長させる核となる層としてａ−Ｓｉ層を用
いたが， その他ポリシリコン等から成る層を用いても
よい。 また，タングステン層６の代わりに， チタン等の高融
点金属層を用いてもよい。さらに， ゲート絶縁層３ま
たは３１として，ＳｉＯｘ 膜やＳｉ３Ｎ４ 膜を用い
てもよく， これら膜の形成方法として， ＣＶＤ 法
， スパッタリング法等の周知の技術を適宜用いればよ
い。
層６を選択成長させる核となる層としてａ−Ｓｉ層を用
いたが， その他ポリシリコン等から成る層を用いても
よい。 また，タングステン層６の代わりに， チタン等の高融
点金属層を用いてもよい。さらに， ゲート絶縁層３ま
たは３１として，ＳｉＯｘ 膜やＳｉ３Ｎ４ 膜を用い
てもよく， これら膜の形成方法として， ＣＶＤ 法
， スパッタリング法等の周知の技術を適宜用いればよ
い。
【００２１】
【発明の効果】本発明によれば， ゲート電極の耐熱性
金属で構成することにより， アルミニウムゲート電極
のような劣化やゲート絶縁層に対する突き抜け等の問題
が解消され， ソース・ドレイン不純物に対して充分な
活性化熱処理を行うことができ， 低いソース・ドレイ
ン抵抗を有する特性のすぐれたＴＦＴ を形成可能とす
る効果がある。
金属で構成することにより， アルミニウムゲート電極
のような劣化やゲート絶縁層に対する突き抜け等の問題
が解消され， ソース・ドレイン不純物に対して充分な
活性化熱処理を行うことができ， 低いソース・ドレイ
ン抵抗を有する特性のすぐれたＴＦＴ を形成可能とす
る効果がある。
【図１】 本発明の原理説明図
【図２】 本発明の一実施例の工程説明図
【図３】
本発明の別の実施例の工程説明図
本発明の別の実施例の工程説明図
１ 透明基板
６， ６１ タングステン層 ２， ４ ａ−Ｓｉ層
７ 絶縁層３， ３１ ゲート絶縁層
８ ゲート配線５
レジスト層
９ ソース・ドレイン電極
６， ６１ タングステン層 ２， ４ ａ−Ｓｉ層
７ 絶縁層３， ３１ ゲート絶縁層
８ ゲート配線５
レジスト層
９ ソース・ドレイン電極
Claims (4)
- 【請求項１】 基板の一表面に半導体から成る第１の
膜と絶縁体から成る第２の膜および高融点金属膜の選択
的気相成長の核となる第３の膜を順次形成する工程と，
前記基板表面に画定された複数の素子形成領域の各々に
おいてゲート電極が形成される領域を選択的にマスクす
るレジスト膜を該第３の膜上に形成したのち該レジスト
膜から表出する該第３の膜を選択的にエッチングする工
程と，エッチングされた該第３の膜から表出する該第２
の膜を通して該第１の膜に不純物をイオン注入してソー
ス領域およびドレイン領域を形成する工程と，該エッチ
ングされた第３の膜を表出させるために該レジスト膜を
除去する工程と，表出した該第３の膜上に高融点金属膜
を選択的に化学気相成長させてゲート電極を形成する工
程とを含むことを特徴とする薄膜トランジスタの製造方
法。 - 【請求項２】 基板の一表面に半導体から成る第１の
膜と絶縁体から成る第２の膜および高融点金属膜の選択
的気相成長の核となる第３の膜を順次形成する工程と，
前記基板表面に画定された複数の素子形成領域の各々に
おいてゲート電極が形成される領域を選択的にマスクす
るレジスト膜を該第３の膜上に形成したのち該レジスト
膜から表出する該第３の膜および第２の膜を順次選択的
にエッチングして該第１の膜を表出する工程と，エッチ
ングされた該第３の膜から表出する該第１の膜に不純物
を注入してソース領域およびドレイン領域を形成する工
程と，該エッチングされた第３の膜を表出させるために
該レジスト膜を除去する工程と，表出した該第３の膜上
に高融点金属膜を化学気相成長させてゲート電極を形成
する工程とを含むことを特徴とする薄膜トランジスタの
製造方法。 - 【請求項３】 不純物イオンを質量分離しないで前記
第１の膜に対する前記不純物の注入を行うことを特徴と
する請求項２記載の薄膜トランジスタの製造方法。 - 【請求項４】 各々の前記素子形成領域を分離する手
段を該第１の膜に形成する工程を含むことを特徴とする
請求項１または２記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10785291A JPH04336468A (ja) | 1991-05-14 | 1991-05-14 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10785291A JPH04336468A (ja) | 1991-05-14 | 1991-05-14 | 薄膜トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336468A true JPH04336468A (ja) | 1992-11-24 |
Family
ID=14469698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10785291A Withdrawn JPH04336468A (ja) | 1991-05-14 | 1991-05-14 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336468A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| JP2011181957A (ja) * | 2011-05-23 | 2011-09-15 | Seiko Epson Corp | 半導体装置の製造方法 |
-
1991
- 1991-05-14 JP JP10785291A patent/JPH04336468A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6340629B1 (en) | 1998-12-22 | 2002-01-22 | Hyundai Electronics Industries Co., Ltd. | Method for forming gate electrodes of semiconductor device using a separated WN layer |
| US6333250B1 (en) | 1998-12-28 | 2001-12-25 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| US6468914B1 (en) | 1998-12-29 | 2002-10-22 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate electrode in semiconductor device |
| JP2011181957A (ja) * | 2011-05-23 | 2011-09-15 | Seiko Epson Corp | 半導体装置の製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980806 |