JPH04336655A - 疎結合マルチプロセッサシステムのファームウェアロード方式 - Google Patents
疎結合マルチプロセッサシステムのファームウェアロード方式Info
- Publication number
- JPH04336655A JPH04336655A JP10777591A JP10777591A JPH04336655A JP H04336655 A JPH04336655 A JP H04336655A JP 10777591 A JP10777591 A JP 10777591A JP 10777591 A JP10777591 A JP 10777591A JP H04336655 A JPH04336655 A JP H04336655A
- Authority
- JP
- Japan
- Prior art keywords
- firmware
- processor
- system operation
- control device
- operation control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000011068 loading method Methods 0.000 title claims description 13
- 238000004891 communication Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 16
- 238000000034 method Methods 0.000 description 2
- 101000820662 Pimpla hypochondriaca Small venom protein 2 Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は疎結合マルチプロセッサ
システムのファームウェアロード方式に関する。
システムのファームウェアロード方式に関する。
【０００２】
【従来の技術】従来の疎結合マルチプロセッサシステム
のファームウェアロードは、各プロセッサに内蔵してい
るサービスプロセッサがサービスプロセッサの制御下の
磁気ディスク装置等からファームウェアを読み出しコン
トロールストアへ格納している。
のファームウェアロードは、各プロセッサに内蔵してい
るサービスプロセッサがサービスプロセッサの制御下の
磁気ディスク装置等からファームウェアを読み出しコン
トロールストアへ格納している。
【０００３】図９はこのような従来の技術の一例を説明
するブロック図である。
するブロック図である。
【０００４】本例では３台の同一プロセッサ１０１がシ
ステム間接続バス１０４で接続され、ファイル装置１０
６とフロントエンドプロセッサ１０７とを各プロセッサ
１０１が制御できる構成の疎結合マルチプロセッサシス
テムを構成している。
ステム間接続バス１０４で接続され、ファイル装置１０
６とフロントエンドプロセッサ１０７とを各プロセッサ
１０１が制御できる構成の疎結合マルチプロセッサシス
テムを構成している。
【０００５】プロセッサ１０１は、ＣＰＵ１１２と、Ｃ
ＰＵ１１２に接続されるメモリ１１３，システム間接続
バスアダプタ１１１，ＩＯＰ１１４およびサービスプロ
セッサ（ＳＶＰ）１１５と、ＳＶＰ制御下の磁気ディス
ク装置１１６，フレキシブルディスク装置１１７から構
成されている。ＣＰＵ１１２は内部にコントロールスト
ア（ＣＳ）１１７を有し、コントロールストア１１７上
のマイクロプログラム（ファームウェア）により制御さ
れる。
ＰＵ１１２に接続されるメモリ１１３，システム間接続
バスアダプタ１１１，ＩＯＰ１１４およびサービスプロ
セッサ（ＳＶＰ）１１５と、ＳＶＰ制御下の磁気ディス
ク装置１１６，フレキシブルディスク装置１１７から構
成されている。ＣＰＵ１１２は内部にコントロールスト
ア（ＣＳ）１１７を有し、コントロールストア１１７上
のマイクロプログラム（ファームウェア）により制御さ
れる。
【０００６】コントロールストア１１７のファームウェ
アはＳＶＰ１１５の制御のもとに磁気ディスク装置１１
６からファームウェアを読み出し、スキャンパス１１９
を介してコントロールストア１１７へ格納する。ファー
ムウェアの更新は、フレキシブルディスク媒体を媒介と
し、フレキシブル装置１１７から磁気ディスク装置１１
６に転送格納することにより行う。
アはＳＶＰ１１５の制御のもとに磁気ディスク装置１１
６からファームウェアを読み出し、スキャンパス１１９
を介してコントロールストア１１７へ格納する。ファー
ムウェアの更新は、フレキシブルディスク媒体を媒介と
し、フレキシブル装置１１７から磁気ディスク装置１１
６に転送格納することにより行う。
【０００７】
【発明が解決しようとする課題】上述した従来のファー
ムウェアロード方式では、ファームウェアファイルを各
プロセッサごとに持たなければならない為、ファームウ
ェアの更新時に各プロセッサごとにファームウェアファ
イルを入れ換えなければならないという問題及びファー
ムウェアの版数管理を各プロセッサごとに行なわなけれ
ばならないという問題があった。
ムウェアロード方式では、ファームウェアファイルを各
プロセッサごとに持たなければならない為、ファームウ
ェアの更新時に各プロセッサごとにファームウェアファ
イルを入れ換えなければならないという問題及びファー
ムウェアの版数管理を各プロセッサごとに行なわなけれ
ばならないという問題があった。
【０００８】
【課題を解決するための手段】本発明の疎結合マルチプ
ロセッサシステムのファームウェアロード方式は、各プ
ロセッサとシステム運転制御装置との間にファームウェ
アロードインタフェースを設け、電源制御等システムの
運転を統括する１台のシステム運転制御装置がすべての
プロセッサにファームウェアを配送する機能を有するこ
とを特徴とする。
ロセッサシステムのファームウェアロード方式は、各プ
ロセッサとシステム運転制御装置との間にファームウェ
アロードインタフェースを設け、電源制御等システムの
運転を統括する１台のシステム運転制御装置がすべての
プロセッサにファームウェアを配送する機能を有するこ
とを特徴とする。
【０００９】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１０】図１は本発明の第１の実施例の構成をあら
わすブロック図である。本例は、３台のプロセッサ１を
システム間接続バス１０４によって接続し、プロセッサ
１がファイル装置１０６とフロントエンドプロセッサ１
０７を制御できるよう接続されて、疎結合マルチプロセ
ッサシステムを構成する。
わすブロック図である。本例は、３台のプロセッサ１を
システム間接続バス１０４によって接続し、プロセッサ
１がファイル装置１０６とフロントエンドプロセッサ１
０７を制御できるよう接続されて、疎結合マルチプロセ
ッサシステムを構成する。
【００１１】プロセッサ１は、ＣＰＵ１１２と、ＣＰＵ
１１２に接続されたシステム間接続バスアダプタ１１１
，メモリ１１３，ＩＯＰ１１４およびＳＶＰ２と、ＳＶ
Ｐ２に接続されたフレキシブルディスク装置１１８と、
磁気ディスク装置１１６と、電源部１２０とから構成さ
れる。
１１２に接続されたシステム間接続バスアダプタ１１１
，メモリ１１３，ＩＯＰ１１４およびＳＶＰ２と、ＳＶ
Ｐ２に接続されたフレキシブルディスク装置１１８と、
磁気ディスク装置１１６と、電源部１２０とから構成さ
れる。
【００１２】ＣＰＵ１１２は内部にコントロールストア
（ＣＳ）１１７を有しＣＳ上のファームウェアにより動
作する。ＣＳ１１７へはスキャンパス１１９を介してＳ
ＶＰ２の制御のもとにファームウェアがロードされる。
（ＣＳ）１１７を有しＣＳ上のファームウェアにより動
作する。ＣＳ１１７へはスキャンパス１１９を介してＳ
ＶＰ２の制御のもとにファームウェアがロードされる。
【００１３】システム運転制御装置３はプロセッサ１の
電源部１２０と電源制御インタフェース１２２を介して
接続されるとともに、ＳＶＰ２とそれぞれのプロセッサ
毎に設けられたファームウェアロードインタフェース４
を介して接続される。
電源部１２０と電源制御インタフェース１２２を介して
接続されるとともに、ＳＶＰ２とそれぞれのプロセッサ
毎に設けられたファームウェアロードインタフェース４
を介して接続される。
【００１４】図２は図１のＳＶＰ２の詳細ブロック図で
ある。ＳＶＰ２は、内部バス２４に接続されるマイクロ
プロセッサ２１，ＲＯＭ２２，ＲＡＭ２３，フレキシブ
ルディスクコントローラ（ＦＤＣ）２５，磁気ディスク
コントローラ２６，スキャンパスアダプタ２７，システ
ム運転制御装置インタフェースアダプタ２８及び操作部
２９から構成される。
ある。ＳＶＰ２は、内部バス２４に接続されるマイクロ
プロセッサ２１，ＲＯＭ２２，ＲＡＭ２３，フレキシブ
ルディスクコントローラ（ＦＤＣ）２５，磁気ディスク
コントローラ２６，スキャンパスアダプタ２７，システ
ム運転制御装置インタフェースアダプタ２８及び操作部
２９から構成される。
【００１５】マイクロプロセッサ２１は、ＲＯＭ２２及
びＲＡＭ２３上のプログラムにしたがって各コントロー
ラ２５，２６と各アダプタ２７，２８を制御する。また
ＣＰＵ１１２とはスキャンパスアダプタ２７を介してス
キャンパス１１９で接続され、ＣＳ１１７のファームウ
ェアロードを実現する。システム運転制御装置３とはシ
ステム運転制御装置アダプタ２８を介して、ファームウ
ェアロードインタフェース４により接続される。
びＲＡＭ２３上のプログラムにしたがって各コントロー
ラ２５，２６と各アダプタ２７，２８を制御する。また
ＣＰＵ１１２とはスキャンパスアダプタ２７を介してス
キャンパス１１９で接続され、ＣＳ１１７のファームウ
ェアロードを実現する。システム運転制御装置３とはシ
ステム運転制御装置アダプタ２８を介して、ファームウ
ェアロードインタフェース４により接続される。
【００１６】図３は図１のシステム運転制御装置３の詳
細ブロック図である。システム運転制御装置３は内部バ
ス３４に接続されるマイクロプロセッサ３１，ＲＯＭ３
２，ＲＡＭ３３，フレキシブルコントローラ３５，磁気
ディスクコントローラ３６，電源制御アダプタ３７，Ｓ
ＶＰインタフェースアダプタ３８および操作部３８と、
フレキシブルディスクコントローラ３５に接続されるフ
レキシブルディスク４０と、磁気ディスクコントローラ
３６に接続される磁気ディスク装置４１とから構成され
る。
細ブロック図である。システム運転制御装置３は内部バ
ス３４に接続されるマイクロプロセッサ３１，ＲＯＭ３
２，ＲＡＭ３３，フレキシブルコントローラ３５，磁気
ディスクコントローラ３６，電源制御アダプタ３７，Ｓ
ＶＰインタフェースアダプタ３８および操作部３８と、
フレキシブルディスクコントローラ３５に接続されるフ
レキシブルディスク４０と、磁気ディスクコントローラ
３６に接続される磁気ディスク装置４１とから構成され
る。
【００１７】マイクロプロセッサ３１は、ＲＯＭ３２及
びＲＡＭ３３上のプログラムにしたがって各コントロー
ラ３５，３６と各アダプタ３７，３８を制御する。また
プロセッサ１の電源部１２０とは電源制御アダプタ３７
を介して電源制御インタフェース１２２により接続され
、ＳＶＰ２とはＳＶＰインタフェースアダプタ３８を介
してプロセッサ１ごとに設けられたファームウェアロー
ドインタフェース４にて接続される。各プロセッサ１の
ファームウェアは、磁気ディスク装置４１上に格納する
。
びＲＡＭ３３上のプログラムにしたがって各コントロー
ラ３５，３６と各アダプタ３７，３８を制御する。また
プロセッサ１の電源部１２０とは電源制御アダプタ３７
を介して電源制御インタフェース１２２により接続され
、ＳＶＰ２とはＳＶＰインタフェースアダプタ３８を介
してプロセッサ１ごとに設けられたファームウェアロー
ドインタフェース４にて接続される。各プロセッサ１の
ファームウェアは、磁気ディスク装置４１上に格納する
。
【００１８】次に第１の実施例の動作を説明する。プロ
セッサ１がＳＶＰ２の操作部２９からの人間による指示
、又は電源投入等によりイニシャルプログラムロードを
行う必要が生じたとき、ＳＶＰ２はシステム運転制御装
置インタフェースアダプタ２８を制御し、ファームウェ
アロードインタフェース４を介しシステム運転制御装置
３にファームウェアロード要求を送出する。
セッサ１がＳＶＰ２の操作部２９からの人間による指示
、又は電源投入等によりイニシャルプログラムロードを
行う必要が生じたとき、ＳＶＰ２はシステム運転制御装
置インタフェースアダプタ２８を制御し、ファームウェ
アロードインタフェース４を介しシステム運転制御装置
３にファームウェアロード要求を送出する。
【００１９】システム運転制御装置３は、磁気ディスク
装置４１上に格納されたファームウェアをファームウェ
アロードインタフェース４を介してＳＶＰ２に送る。Ｓ
ＶＰ２は受信したファームウェアをスキャンパスアダプ
タ２７を制御し、スキャンパス１１９を介してＣＳ１１
７にファームウェアを転送する。システム運転制御装置
３に格納されているファームウェアの更新はフレキシブ
ルディスク媒体を媒介としてフレキシブルディスク装置
４０から読みとり磁気ディスクに格納することにより行
なわれる。
装置４１上に格納されたファームウェアをファームウェ
アロードインタフェース４を介してＳＶＰ２に送る。Ｓ
ＶＰ２は受信したファームウェアをスキャンパスアダプ
タ２７を制御し、スキャンパス１１９を介してＣＳ１１
７にファームウェアを転送する。システム運転制御装置
３に格納されているファームウェアの更新はフレキシブ
ルディスク媒体を媒介としてフレキシブルディスク装置
４０から読みとり磁気ディスクに格納することにより行
なわれる。
【００２０】図４は本発明の第２の実施例の構成をあら
わすブロック図である。本実施例においては、第１の実
施例においてプロセッサ１ごとに設けられたファームウ
ェアロードインタフェース４の代りにバス形式のローカ
ルエリアネットワーク（ＬＡＮ）５を設け、各プロセッ
サ１のＳＶＰ６とシステム運転制御装置３を分岐接続し
ている。ＳＶＰ７は、図５に示すように、第１の実施例
のＳＶＰ２におけるシステム運転制御装置インタフェー
スアダプタ２８の代りにＬＡＮアダプタ５０を設け、Ｌ
ＡＮ５によりシステム運転制御装置７と接続する。また
システム運転制御装置７は、図６に示すように、第１の
実施例のシステム運転制御装置３におけるＳＶＰインタ
フェースアダプタ３８の代りにＬＡＮアダプタ５１を設
け、ＬＡＮ５によりＳＶＰ６と接続する。
わすブロック図である。本実施例においては、第１の実
施例においてプロセッサ１ごとに設けられたファームウ
ェアロードインタフェース４の代りにバス形式のローカ
ルエリアネットワーク（ＬＡＮ）５を設け、各プロセッ
サ１のＳＶＰ６とシステム運転制御装置３を分岐接続し
ている。ＳＶＰ７は、図５に示すように、第１の実施例
のＳＶＰ２におけるシステム運転制御装置インタフェー
スアダプタ２８の代りにＬＡＮアダプタ５０を設け、Ｌ
ＡＮ５によりシステム運転制御装置７と接続する。また
システム運転制御装置７は、図６に示すように、第１の
実施例のシステム運転制御装置３におけるＳＶＰインタ
フェースアダプタ３８の代りにＬＡＮアダプタ５１を設
け、ＬＡＮ５によりＳＶＰ６と接続する。
【００２１】次に第２の実施例の動作を説明する。プロ
セッサ１が、ＳＶＰ６の操作部２９からの人間による指
示、又は電源投入等によりイニシャルプログラムロード
を行なう必要が生じたとき、ＳＶＰ６はＬＡＮアダプタ
５０を制御し、ＬＡＮ５を介してシステム運転制御装置
７にファームウェアロード要求を送出する。
セッサ１が、ＳＶＰ６の操作部２９からの人間による指
示、又は電源投入等によりイニシャルプログラムロード
を行なう必要が生じたとき、ＳＶＰ６はＬＡＮアダプタ
５０を制御し、ＬＡＮ５を介してシステム運転制御装置
７にファームウェアロード要求を送出する。
【００２２】システム運転制御装置７は、同時に２台以
上のプロセッサ１からファームウェアロード要求を受け
取ったとき、及びシステム運転制御装置７が複数台のプ
ロセッサ１に電源投入を指示したときには、電源投入を
指示したプロセッサ１のすべてからファームウェアロー
ド要求を受けとったとき、磁気ディスク装置４１からフ
ァームウェアを読み込み、ＬＡＮアダプタ５１を介して
ＬＡＮ５上に全方位通信で出力する。
上のプロセッサ１からファームウェアロード要求を受け
取ったとき、及びシステム運転制御装置７が複数台のプ
ロセッサ１に電源投入を指示したときには、電源投入を
指示したプロセッサ１のすべてからファームウェアロー
ド要求を受けとったとき、磁気ディスク装置４１からフ
ァームウェアを読み込み、ＬＡＮアダプタ５１を介して
ＬＡＮ５上に全方位通信で出力する。
【００２３】ファームウェアを要求しているプロセッサ
１のＳＶＰ６は、全方位通信で送られてきたファームウ
ェアをスキャンパスアダプタ２７を介しスキャンパス１
１９でＣＰＵ１１２のＣＳ１１７に転送する。ファーム
ウェアを要求していないプロセッサ１のＳＶＰ６は全方
位通信で送られてきたファームウェアを廃棄する。
１のＳＶＰ６は、全方位通信で送られてきたファームウ
ェアをスキャンパスアダプタ２７を介しスキャンパス１
１９でＣＰＵ１１２のＣＳ１１７に転送する。ファーム
ウェアを要求していないプロセッサ１のＳＶＰ６は全方
位通信で送られてきたファームウェアを廃棄する。
【００２４】第１の実施例では、一台のシステム運転制
御装置３からすべてのプロセッサ１にファームウェアを
配送するようにしたため、システム立ち上げに時間がか
かるという問題があるが、第２の実施例においては、複
数のプロセッサが同時にファームウェアロードを要求し
たときプロセッサごとにファームウェアを転送する必要
がない為システムの立ち上げ時間を短縮できるという効
果を有する。
御装置３からすべてのプロセッサ１にファームウェアを
配送するようにしたため、システム立ち上げに時間がか
かるという問題があるが、第２の実施例においては、複
数のプロセッサが同時にファームウェアロードを要求し
たときプロセッサごとにファームウェアを転送する必要
がない為システムの立ち上げ時間を短縮できるという効
果を有する。
【００２５】次に本発明の第３の実施例について図面を
参照して説明する。第３の実施例の構成は、ＳＶＰ以外
は第２の実施例と同構成である。図７に第３の実施例の
ＳＶＰ部の詳細ブロック図を示す。本ＳＶＰは、第２の
実施例のＳＶＰ６の内部バス２４にバッファメモリ６１
を接続している。
参照して説明する。第３の実施例の構成は、ＳＶＰ以外
は第２の実施例と同構成である。図７に第３の実施例の
ＳＶＰ部の詳細ブロック図を示す。本ＳＶＰは、第２の
実施例のＳＶＰ６の内部バス２４にバッファメモリ６１
を接続している。
【００２６】次に第３の実施例の動作を説明する。ＳＶ
Ｐは、プロセッサ１の運転状態にかかわらずＳＶＰが動
作状態にあれば、システム運転制御装置７から全方位通
信で送られるファームウェアをバッファメモリ６１に蓄
積する。
Ｐは、プロセッサ１の運転状態にかかわらずＳＶＰが動
作状態にあれば、システム運転制御装置７から全方位通
信で送られるファームウェアをバッファメモリ６１に蓄
積する。
【００２７】プロセッサ１にイニシャルプログラムロー
ドを必要とする状態が生じたときＳＶＰはバッファメモ
リ６１の内容を確認し、有効なファームウェアが蓄積さ
れていればハッファメモリ６１からファームウェアを読
み出し、スキャンパスアダプタ２７を介しスキャンパス
１１９によりＣＰＵ１１２のＣＳ１１７にファームウェ
アをロードする。
ドを必要とする状態が生じたときＳＶＰはバッファメモ
リ６１の内容を確認し、有効なファームウェアが蓄積さ
れていればハッファメモリ６１からファームウェアを読
み出し、スキャンパスアダプタ２７を介しスキャンパス
１１９によりＣＰＵ１１２のＣＳ１１７にファームウェ
アをロードする。
【００２８】バッファメモリ６１に有効なファームウェ
アが存在しないときは、ＬＡＮアダプタ５０を制御し、
ＬＡＮ５を介して、システム運転制御装置７にファーム
ウェアロード要求を送出する。システム運転制御装置７
はファームウェアロード要求を受け取ると、全方位通信
でファームウェアをＬＡＮ５上に送出する。ＳＶＰはフ
ァームウェアをバッファメモリ６１に蓄積するとともに
ＣＰＵ１１２のＣＳ１１７に転送する。
アが存在しないときは、ＬＡＮアダプタ５０を制御し、
ＬＡＮ５を介して、システム運転制御装置７にファーム
ウェアロード要求を送出する。システム運転制御装置７
はファームウェアロード要求を受け取ると、全方位通信
でファームウェアをＬＡＮ５上に送出する。ＳＶＰはフ
ァームウェアをバッファメモリ６１に蓄積するとともに
ＣＰＵ１１２のＣＳ１１７に転送する。
【００２９】システム運転制御装置７は、磁気ディスク
装置４１に格納されているファームウェアを更新すると
きは全方位通信でＬＡＮ５上にファームウェアを送出す
る。本例ではバッファメモリ６１を内部バスに接続して
いるが、ＲＡＭ２３の一部にバッファエリアを設けてバ
ッファメモリと使用するようにしてもよい。
装置４１に格納されているファームウェアを更新すると
きは全方位通信でＬＡＮ５上にファームウェアを送出す
る。本例ではバッファメモリ６１を内部バスに接続して
いるが、ＲＡＭ２３の一部にバッファエリアを設けてバ
ッファメモリと使用するようにしてもよい。
【００３０】第２の実施例では、運転中のプロセッサ１
にファームウェアを転送すると運転が保証できないため
、運転中に転送されたファームウェアは廃棄しなければ
ならない。従って再イニシャルプログラムロードする場
合に、システム運転制御装置７から再度ファームウェア
をロードしなければならないという問題があるが、第３
の実施例では、プロセッサ内にバッファメモリ６１を持
つことにより、イニシャルプログラムロードのたびにシ
ステム運転制御装置からファームウェアを転送する必要
がないので、プロセッサ１の立ち上げ時間を短縮できる
という効果を有する。
にファームウェアを転送すると運転が保証できないため
、運転中に転送されたファームウェアは廃棄しなければ
ならない。従って再イニシャルプログラムロードする場
合に、システム運転制御装置７から再度ファームウェア
をロードしなければならないという問題があるが、第３
の実施例では、プロセッサ内にバッファメモリ６１を持
つことにより、イニシャルプログラムロードのたびにシ
ステム運転制御装置からファームウェアを転送する必要
がないので、プロセッサ１の立ち上げ時間を短縮できる
という効果を有する。
【００３１】次に本発明の第４の実施例について図面を
参照して説明する。第４の実施例はＳＶＰ部を除き第３
の実施例と同一である。図８は第４の実施例のＳＶＰ部
の詳細ブロック図であり、バッファメモリ６１を電源切
断時にバックアップする電池７１が設けられている。
参照して説明する。第４の実施例はＳＶＰ部を除き第３
の実施例と同一である。図８は第４の実施例のＳＶＰ部
の詳細ブロック図であり、バッファメモリ６１を電源切
断時にバックアップする電池７１が設けられている。
【００３２】この結果、バッファメモリ６１は電源切断
時においても電池７１によりバックアップされ内容が保
持されている。その他に関しては第３の実施例と同様に
行なわれる。
時においても電池７１によりバックアップされ内容が保
持されている。その他に関しては第３の実施例と同様に
行なわれる。
【００３３】本例ではバッファメモリ６１を電池７１で
バックアップして、電源切断時のファームウェア消去を
防止したが、再書込可能なＲＯＭ（ＥＥＰＲＯＭ）、フ
レキシブルディスク，磁気ディスクをバッファとして使
用しても同様に実現できる。
バックアップして、電源切断時のファームウェア消去を
防止したが、再書込可能なＲＯＭ（ＥＥＰＲＯＭ）、フ
レキシブルディスク，磁気ディスクをバッファとして使
用しても同様に実現できる。
【００３４】第３の実施例では、バッファメモリ６１が
電源切断時に消去されると、再電源投入時に、再度シス
テム運転制御装置からファームウェアロードしなければ
ならないという問題があるが、第４の実施例では、電源
切断時にもファームウェアを保持することによりプロセ
ッサの電源投入時においてもシステム運転制御装置から
ファームウェアを転送する必要がなく、プロセッサの立
ち上げ時間を短縮できる。
電源切断時に消去されると、再電源投入時に、再度シス
テム運転制御装置からファームウェアロードしなければ
ならないという問題があるが、第４の実施例では、電源
切断時にもファームウェアを保持することによりプロセ
ッサの電源投入時においてもシステム運転制御装置から
ファームウェアを転送する必要がなく、プロセッサの立
ち上げ時間を短縮できる。
【００３５】以上の全実施例においては、プロセッサ１
内のＣＰＵ１１２のＣＳ１１７へのファームウェアロー
ドを制御をＳＶＰにて行っているが、ファームウェアロ
ード専用の装置を特別に設けてもよいし、ＣＰＵ１１２
の内部バスにファームウェアロードインタフェースアダ
プタ及びＣＰＵのＲＯＭにブートロードプログラムを設
けてファームウェアロードを行ってもよい。
内のＣＰＵ１１２のＣＳ１１７へのファームウェアロー
ドを制御をＳＶＰにて行っているが、ファームウェアロ
ード専用の装置を特別に設けてもよいし、ＣＰＵ１１２
の内部バスにファームウェアロードインタフェースアダ
プタ及びＣＰＵのＲＯＭにブートロードプログラムを設
けてファームウェアロードを行ってもよい。
【００３６】
【発明の効果】以上説明したように本発明は、システム
運転制御装置がすべてのプロセッサに対しファームウェ
アを転送するので、ファームウェアの更新の際に、各プ
ロセッサごとにファームウェアを入れ換えなくてよく、
版数管理は、システムとして一括して行なえるという効
果を有する。
運転制御装置がすべてのプロセッサに対しファームウェ
アを転送するので、ファームウェアの更新の際に、各プ
ロセッサごとにファームウェアを入れ換えなくてよく、
版数管理は、システムとして一括して行なえるという効
果を有する。
【図１】本発明の第１の実施例のブロック図
【図２】図
１のＳＶＰ部の詳細ブロック図
１のＳＶＰ部の詳細ブロック図
【図３】図１のシステム
運転制御装置のブロック図
運転制御装置のブロック図
【図４】本発明の第２の実施
例のブロック図
例のブロック図
【図５】図４のＳＶＰ部の詳細ブロック
図
図
【図６】図４のシステム運転制御装置のブロック図
【
図７】本発明の第３の実施例のＳＶＰ部のブロック図
図７】本発明の第３の実施例のＳＶＰ部のブロック図
【
図８】本発明の第４の実施例のＳＶＰ部のブロック図
図８】本発明の第４の実施例のＳＶＰ部のブロック図
【
図９】従来技術を説明するブロック図
図９】従来技術を説明するブロック図
１，１０１ プロセッサ
２，６，１１５ サービスプロセッサ（ＳＶＰ）
３，７，１２１ システム運転制御装置４
ファームウェアロードインタフェース５ ロー
カルエリアネットワーク（ＬＡＮ）２１，３１
マイクロプロセッサ２２，３２ ＲＯＭ ２３，３３ ＲＡＭ ２４，３４ 内部バス ２５，３５ フレキシブルディスクコントローラ
（ＦＤＣ） ２６，３６ 磁気ディスクコントローラ（ＤＫＣ
）２７ スキャンパスアダプタ ２８ システム運転制御装置インタフェースアダ
プタ２９，３９ 操作部 ３７ 電源制御アダプタ ３８ ＳＶＰインタフェースアダプタ４０，１１
８ フレキシブルディスク装置４１，１１６
磁気ディスク装置５０，５１ ＬＡＮアダプ
タ ６１ バッファメモリ ７１ 電池 １０４ システム間接続バス １０６ ファイル装置 １０７ フロントエンドプロセッサ（ＦＥＰ）１
１１ システム間接続バスアダプタ１１２
ＣＰＵ １１３ メモリ（ＭＥＭ） １１４ ＩＯＰ １１７ コントロールストア（ＣＳ）１１９
スキャンパス １２０ 電源部
３，７，１２１ システム運転制御装置４
ファームウェアロードインタフェース５ ロー
カルエリアネットワーク（ＬＡＮ）２１，３１
マイクロプロセッサ２２，３２ ＲＯＭ ２３，３３ ＲＡＭ ２４，３４ 内部バス ２５，３５ フレキシブルディスクコントローラ
（ＦＤＣ） ２６，３６ 磁気ディスクコントローラ（ＤＫＣ
）２７ スキャンパスアダプタ ２８ システム運転制御装置インタフェースアダ
プタ２９，３９ 操作部 ３７ 電源制御アダプタ ３８ ＳＶＰインタフェースアダプタ４０，１１
８ フレキシブルディスク装置４１，１１６
磁気ディスク装置５０，５１ ＬＡＮアダプ
タ ６１ バッファメモリ ７１ 電池 １０４ システム間接続バス １０６ ファイル装置 １０７ フロントエンドプロセッサ（ＦＥＰ）１
１１ システム間接続バスアダプタ１１２
ＣＰＵ １１３ メモリ（ＭＥＭ） １１４ ＩＯＰ １１７ コントロールストア（ＣＳ）１１９
スキャンパス １２０ 電源部
Claims (4)
- 【請求項１】 各プロセッサとシステム運転制御装置
との間にファームウェアロードインタフェースを設け、
電源制御等システムの運転を統括する１台のシステム運
転制御装置がすべてのプロセッサにファームウェアを配
送する機能を有することを特徴とする疎結合マルチプロ
セッサシステムのファームウェアロード方式。 - 【請求項２】 各プロセッサとシステム運転制御装置
とをバス形式のローカルエリアネットワークで接続し、
ファームウェアロードを前記ＬＡＮを介し、全方位通信
で行なうことを特徴とする請求項１記載の疎結合マルチ
プロセッサシステムのファームウェアロード方式。 - 【請求項３】 システム運転制御装置がファームウェ
アを送信した時に、プロセッサの運転状態にかかわらず
ファームウェアを蓄積するバッファをプロセッサごとに
設け、各プロセッサのイニシャルマイクロプログラムロ
ード時に前記バッファにファームウェアが蓄積されてい
るときには、バッファよりファームウェアをコントロー
ルストアにロードし、バッファにファームウェアが蓄積
されてないときには、ファームウェアロード要求をシス
テム運転制御装置に送りシステム運転制御装置からファ
ームウェアをロードすることを特徴とする請求項２記載
の疎結合マルチプロセッサシステムのファームウェアロ
ード方式。 - 【請求項４】 ファームウェアを一時蓄積するバッフ
ァを電源切断時に消去されない記憶媒体を用いることを
特徴とする請求項３記載の疎結合マルチプロセッサシス
テムのファームウェアロード方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10777591A JPH04336655A (ja) | 1991-05-14 | 1991-05-14 | 疎結合マルチプロセッサシステムのファームウェアロード方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10777591A JPH04336655A (ja) | 1991-05-14 | 1991-05-14 | 疎結合マルチプロセッサシステムのファームウェアロード方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04336655A true JPH04336655A (ja) | 1992-11-24 |
Family
ID=14467703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10777591A Pending JPH04336655A (ja) | 1991-05-14 | 1991-05-14 | 疎結合マルチプロセッサシステムのファームウェアロード方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04336655A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007257408A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 複数制御装置からなるシステムにおけるシステムプログラムデータメモリアクセス方式 |
| EP2267610A1 (en) * | 1997-11-26 | 2010-12-29 | MEI, Inc. | Monitoring and reporting system using cellular carriers |
-
1991
- 1991-05-14 JP JP10777591A patent/JPH04336655A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2267610A1 (en) * | 1997-11-26 | 2010-12-29 | MEI, Inc. | Monitoring and reporting system using cellular carriers |
| JP2007257408A (ja) * | 2006-03-24 | 2007-10-04 | Fujitsu Ltd | 複数制御装置からなるシステムにおけるシステムプログラムデータメモリアクセス方式 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5701492A (en) | Fail-safe flashing of EPROM | |
| US5671356A (en) | Method and apparatus for microcode loading in a multi-nodal network exhibiting distributed control | |
| US5592675A (en) | Computer controlled method and system capable of preserving information representing plural work states and recovering the work states | |
| US6698017B1 (en) | Software migration on an active processing element | |
| US6085333A (en) | Method and apparatus for synchronization of code in redundant controllers in a swappable environment | |
| US6795872B2 (en) | Maintaining at least partial functionality of a device as defined by a hardware configuration at a USB bus enumeration while the device memory is programmed | |
| US20080010446A1 (en) | Portable apparatus supporting multiple operating systems and supporting method therefor | |
| CA2070958C (en) | Apparatus and method for suspending and resuming software applications on a computer | |
| US20040153738A1 (en) | Redundancy management method for BIOS, data processing apparatus and storage system for using same | |
| US20020073413A1 (en) | Code image distribution in a multi-node network of processors | |
| TW434491B (en) | Increasing I/O performance through storage of packetized operational information in local memory | |
| JP2002342102A (ja) | プログラム更新方法およびプログラム更新方式 | |
| JPH04336655A (ja) | 疎結合マルチプロセッサシステムのファームウェアロード方式 | |
| US6209001B1 (en) | Back-up system capable of performing back-up operation at optional time | |
| AU621405B2 (en) | Bootstrap mechanism for data processing system | |
| US6115798A (en) | Storage device with backup function and information processing system having the same | |
| JP3520143B2 (ja) | 情報処理システム | |
| JPH08101803A (ja) | 情報処理システム | |
| JPS6215898B2 (ja) | ||
| JPH09305384A (ja) | 運用情報管理システム | |
| JPH0554009A (ja) | プログラムロード方式 | |
| JP2002067434A (ja) | 交換可能なプロセスユニットを有する装置及びその制御方法と、プロセスユニット | |
| JPH0973437A (ja) | マルチｃｐｕシステム | |
| JP2754565B2 (ja) | 前置通信処理装置の運転方式 | |
| JP2004341725A (ja) | コンピュータの制御方法、コンピュータ、ストレージ制御装置、プログラム、及び記録媒体 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000411 |