JPH04336767A - 自動映像レベル制御回路 - Google Patents
自動映像レベル制御回路Info
- Publication number
- JPH04336767A JPH04336767A JP16735791A JP16735791A JPH04336767A JP H04336767 A JPH04336767 A JP H04336767A JP 16735791 A JP16735791 A JP 16735791A JP 16735791 A JP16735791 A JP 16735791A JP H04336767 A JPH04336767 A JP H04336767A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- level
- parallel
- circuit
- serial
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Picture Signal Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、放送信号の他、ハイビ
ジョンＶＴＲ、ハイビジョンＤＩＳＫ等のＭＵＳＥ信号
を入力映像信号とするハイビジョンディスプレイモニタ
において、該入力映像信号ごとのレベルを基準レベルに
合わせることにより該映像信号間のレベル不揃いを均一
化する自動映像レベル制御回路に関する。
ジョンＶＴＲ、ハイビジョンＤＩＳＫ等のＭＵＳＥ信号
を入力映像信号とするハイビジョンディスプレイモニタ
において、該入力映像信号ごとのレベルを基準レベルに
合わせることにより該映像信号間のレベル不揃いを均一
化する自動映像レベル制御回路に関する。
【０００２】
【従来の技術】従来の自動レベル制御回路は、演算をな
すディジタル回路とトランジスタ等からなるアナログ回
路とで構成していた。
すディジタル回路とトランジスタ等からなるアナログ回
路とで構成していた。
【０００３】
【発明が解決しようとする課題】従来の自動レベル制御
回路はディジタル回路およびアナログ回路双方とも回路
規模が大きく、部品点数も多かった。本発明は、回路構
成をアナログ回路に対するディジタル回路の占める割合
を大きくすることにより信頼性を向上するとともに部品
点数を極力軽減した自動レベル制御回路を提供すること
を目的とする。
回路はディジタル回路およびアナログ回路双方とも回路
規模が大きく、部品点数も多かった。本発明は、回路構
成をアナログ回路に対するディジタル回路の占める割合
を大きくすることにより信頼性を向上するとともに部品
点数を極力軽減した自動レベル制御回路を提供すること
を目的とする。
【０００４】
【課題を解決するための手段】本発明は、プラス入力端
に該映像信号を入力し、出力端とマイナス入力端との間
に第１の抵抗を設けた演算増幅器と、ドレインを該演算
増幅器のマイナス入力端に接続し、ソースをアースし、
ゲートに制御電圧を印加したＦＥＴと、入力端を該演算
増幅器の出力端に接続し、低域通過フィルタによる８．
１５メガヘルツ以上の不要成分の除去と、直流再生等の
映像信号処理をなす映像信号処理部と、該映像信号処理
部よりのアナログ信号をディジタル信号に変換するＡ／
Ｄ変換部と、該映像信号中の水平１ライン目と２ライン
目に多重されているフレームパルスを検出し、該１ライ
ン目のフレームパルスに同期した第１の検出パルス信号
の発生と、該２ライン目のフレームパルスに同期した第
２の検出パルス信号の発生とをなすレベル検出用パルス
発生部と、該Ａ／Ｄ変換部よりのディジタル信号の水平
１ライン目に含まれているフレームパルスのレベルを該
第１の検出パルス信号の入力タイミング時に検出し、そ
のデータをパラレル信号からシリアル信号のデータに変
換して出力する第１のパラレル／シリアル変換回路と、
該Ａ／Ｄ変換部よりのディジタル信号の水平２ライン目
に含まれているフレームパルスのレベルを該第２の検出
パルス信号の入力タイミング時に検出し、そのデータを
パラレル信号からシリアル信号のデータに変換して出力
する第２のパラレル／シリアル変換回路と、該第１のパ
ラレル／シリアル変換回路よりの信号と２の補数をとっ
た該第２のパラレル／シリアル変換回路よりの信号とを
加算する第１の加算器と、基準レベルを発生する基準レ
ベル発生部と、該第１の加算器よりの信号と２の補数を
とった該基準レベルとを加算する第２の加算器と、該第
２の加算器よりの信号を積分する第１の積分回路と、該
第１の積分回路よりのシリアル信号を元のパラレル信号
に変換するシリアル／パラレル変換器と、該シリアル／
パラレル変換回路よりの信号でパルス幅変調をするパル
ス幅変調器と、該パルス幅変調器よりの信号を積分して
該制御電圧を出力する第２の積分回路とで構成した自動
レベル制御回路を提供するものである。
に該映像信号を入力し、出力端とマイナス入力端との間
に第１の抵抗を設けた演算増幅器と、ドレインを該演算
増幅器のマイナス入力端に接続し、ソースをアースし、
ゲートに制御電圧を印加したＦＥＴと、入力端を該演算
増幅器の出力端に接続し、低域通過フィルタによる８．
１５メガヘルツ以上の不要成分の除去と、直流再生等の
映像信号処理をなす映像信号処理部と、該映像信号処理
部よりのアナログ信号をディジタル信号に変換するＡ／
Ｄ変換部と、該映像信号中の水平１ライン目と２ライン
目に多重されているフレームパルスを検出し、該１ライ
ン目のフレームパルスに同期した第１の検出パルス信号
の発生と、該２ライン目のフレームパルスに同期した第
２の検出パルス信号の発生とをなすレベル検出用パルス
発生部と、該Ａ／Ｄ変換部よりのディジタル信号の水平
１ライン目に含まれているフレームパルスのレベルを該
第１の検出パルス信号の入力タイミング時に検出し、そ
のデータをパラレル信号からシリアル信号のデータに変
換して出力する第１のパラレル／シリアル変換回路と、
該Ａ／Ｄ変換部よりのディジタル信号の水平２ライン目
に含まれているフレームパルスのレベルを該第２の検出
パルス信号の入力タイミング時に検出し、そのデータを
パラレル信号からシリアル信号のデータに変換して出力
する第２のパラレル／シリアル変換回路と、該第１のパ
ラレル／シリアル変換回路よりの信号と２の補数をとっ
た該第２のパラレル／シリアル変換回路よりの信号とを
加算する第１の加算器と、基準レベルを発生する基準レ
ベル発生部と、該第１の加算器よりの信号と２の補数を
とった該基準レベルとを加算する第２の加算器と、該第
２の加算器よりの信号を積分する第１の積分回路と、該
第１の積分回路よりのシリアル信号を元のパラレル信号
に変換するシリアル／パラレル変換器と、該シリアル／
パラレル変換回路よりの信号でパルス幅変調をするパル
ス幅変調器と、該パルス幅変調器よりの信号を積分して
該制御電圧を出力する第２の積分回路とで構成した自動
レベル制御回路を提供するものである。
【０００５】
【作用】入力映像信号を増幅等所定の処理後にアナログ
信号からディジタル信号に変換する。該ディジタル信号
に含まれるフレームパルスのレベルを検出し、このレベ
ルを該入力映像信号のレベルとして基準レベルと比較す
る。該比較の結果、該基準レベルより小さい信号の場合
には増幅回路の増幅度を増やすような制御信号を、該基
準レベルより大きい場合には反対に増幅度を下げるよう
な制御信号をそれぞれ増幅回路に供給する。かかる作用
により入力映像信号間のレベルバラツキを増幅度制御に
より出力の均一化を図る。
信号からディジタル信号に変換する。該ディジタル信号
に含まれるフレームパルスのレベルを検出し、このレベ
ルを該入力映像信号のレベルとして基準レベルと比較す
る。該比較の結果、該基準レベルより小さい信号の場合
には増幅回路の増幅度を増やすような制御信号を、該基
準レベルより大きい場合には反対に増幅度を下げるよう
な制御信号をそれぞれ増幅回路に供給する。かかる作用
により入力映像信号間のレベルバラツキを増幅度制御に
より出力の均一化を図る。
【０００６】
【実施例】以下、図面に基づいて本発明による自動映像
レベル制御回路を説明する。図１は本発明による自動映
像レベル制御回路の一実施例を示す要部ブロック図であ
る。図において、１は放送信号の他、ハイビジョンＶＴ
Ｒ、ハイビジョンＤＩＳＫ等のＭＵＳＥ方式アナログ映
像信号（以下、入力信号と称す）入力ライン、２は演算
増幅器２１およびＦＥＴ（電界効果トランジスタ）２２
等からなり、該映像信号を増幅する第１の増幅回路、３
はＬＰＦ（低域通過フィルタ）２３と第２の増幅回路２
４および直流再生回路２５等からなり、該演算増幅器２
１よりの映像信号から８．１５メガヘルツ以上の不要成
分の除去と、増幅、直流再生等の信号処理をなす映像信
号処理部、４は該映像信号処理部３よりのアナログ映像
信号を８ビットディジタル映像信号（以下、ディジタル
出力信号と称す）に変換するＡ／Ｄ変換部、５は該ディ
ジタル信号出力ライン、６は該映像信号中の水平１ライ
ン目と２ライン目に多重されているフレームパルスを検
出し、該１ライン目のフレームパルスに同期した第１の
検出パルス信号の発生と、該２ライン目のフレームパル
スに同期した第２の検出パルス信号の発生とをなすレベ
ル検出用パルス発生部、７は第１のパラレル／シリアル
変換回路２６（以下、第１のＰ／Ｓ変換回路と称す）と
、第２のパラレル／シリアル変換回路２７（以下、第２
のＰ／Ｓ変換回路と称す）と、第１の加算器２８とから
なり、該Ａ／Ｄ変換部４よりのディジタル信号出力レベ
ルを検出する出力レベル検出部、８は基準レベル発生部
、９は該基準レベル発生部８よりの基準レベルと該出力
レベル検出部７よりの信号とのレベル差を検出する第２
の加算器、１０は第１の積分回路２９と、シリアル／パ
ラレル変換回路３０（以下、Ｓ／Ｐ変換回路と称す）と
、パルス幅変調器３１（以下、ＰＷＭと称す）と、第２
の積分回路３２とからなり、該第２の加算器９よりの信
号に応じて該第１の増幅回路２の増幅度を制御する制御
信号発生部である。
レベル制御回路を説明する。図１は本発明による自動映
像レベル制御回路の一実施例を示す要部ブロック図であ
る。図において、１は放送信号の他、ハイビジョンＶＴ
Ｒ、ハイビジョンＤＩＳＫ等のＭＵＳＥ方式アナログ映
像信号（以下、入力信号と称す）入力ライン、２は演算
増幅器２１およびＦＥＴ（電界効果トランジスタ）２２
等からなり、該映像信号を増幅する第１の増幅回路、３
はＬＰＦ（低域通過フィルタ）２３と第２の増幅回路２
４および直流再生回路２５等からなり、該演算増幅器２
１よりの映像信号から８．１５メガヘルツ以上の不要成
分の除去と、増幅、直流再生等の信号処理をなす映像信
号処理部、４は該映像信号処理部３よりのアナログ映像
信号を８ビットディジタル映像信号（以下、ディジタル
出力信号と称す）に変換するＡ／Ｄ変換部、５は該ディ
ジタル信号出力ライン、６は該映像信号中の水平１ライ
ン目と２ライン目に多重されているフレームパルスを検
出し、該１ライン目のフレームパルスに同期した第１の
検出パルス信号の発生と、該２ライン目のフレームパル
スに同期した第２の検出パルス信号の発生とをなすレベ
ル検出用パルス発生部、７は第１のパラレル／シリアル
変換回路２６（以下、第１のＰ／Ｓ変換回路と称す）と
、第２のパラレル／シリアル変換回路２７（以下、第２
のＰ／Ｓ変換回路と称す）と、第１の加算器２８とから
なり、該Ａ／Ｄ変換部４よりのディジタル信号出力レベ
ルを検出する出力レベル検出部、８は基準レベル発生部
、９は該基準レベル発生部８よりの基準レベルと該出力
レベル検出部７よりの信号とのレベル差を検出する第２
の加算器、１０は第１の積分回路２９と、シリアル／パ
ラレル変換回路３０（以下、Ｓ／Ｐ変換回路と称す）と
、パルス幅変調器３１（以下、ＰＷＭと称す）と、第２
の積分回路３２とからなり、該第２の加算器９よりの信
号に応じて該第１の増幅回路２の増幅度を制御する制御
信号発生部である。
【０００７】次に、上記ブロックごと、および全体の動
作について説明する。本発明は出力レベルを基準レベル
と比較し、その状態に応じた制御信号を初段の増幅回路
へ帰還し、この制御信号で増幅度を制御することにより
レベルのバラツキがある入力映像信号それぞれを基準レ
ベルに合わせ出力レベルを一定にするものである。以下
、出力段より順を追って説明する。該ディジタル出力信
号は該第１のＰ／Ｓ変換回路２６および第２のＰ／Ｓ変
換回路２７へ入力する。尚、各ブロック間伝達ライン上
の１本斜線と丸数字はビット数を表す。該第１のＰ／Ｓ
変換回路２６は、該ディジタル信号の水平１ライン目に
含まれているフレームパルス（映像白ピークレベルを表
す）のレベルを該第１の検出パルス信号の入力タイミン
グ時に検出し、そのデータをシフトレジスタによりパラ
レル信号からシリアル信号（１ビット）のデータに変換
して出力する。該第２のＰ／Ｓ変換回路２７は、上記同
信号から水平２ライン目に含まれているフレームパルス
（映像黒レベルを表す）のレベルを該第２の検出パルス
信号の入力タイミング時に検出し、上記同様にして１ビ
ットのデータに変換して出力する。１ビットのデータに
変換する理由は、ディジタル回路の演算を直列に行う（
シリアル演算）ためであり、こうすることにより回路規
模を小さくすることができるからである。
作について説明する。本発明は出力レベルを基準レベル
と比較し、その状態に応じた制御信号を初段の増幅回路
へ帰還し、この制御信号で増幅度を制御することにより
レベルのバラツキがある入力映像信号それぞれを基準レ
ベルに合わせ出力レベルを一定にするものである。以下
、出力段より順を追って説明する。該ディジタル出力信
号は該第１のＰ／Ｓ変換回路２６および第２のＰ／Ｓ変
換回路２７へ入力する。尚、各ブロック間伝達ライン上
の１本斜線と丸数字はビット数を表す。該第１のＰ／Ｓ
変換回路２６は、該ディジタル信号の水平１ライン目に
含まれているフレームパルス（映像白ピークレベルを表
す）のレベルを該第１の検出パルス信号の入力タイミン
グ時に検出し、そのデータをシフトレジスタによりパラ
レル信号からシリアル信号（１ビット）のデータに変換
して出力する。該第２のＰ／Ｓ変換回路２７は、上記同
信号から水平２ライン目に含まれているフレームパルス
（映像黒レベルを表す）のレベルを該第２の検出パルス
信号の入力タイミング時に検出し、上記同様にして１ビ
ットのデータに変換して出力する。１ビットのデータに
変換する理由は、ディジタル回路の演算を直列に行う（
シリアル演算）ためであり、こうすることにより回路規
模を小さくすることができるからである。
【０００８】該第１のＰ／Ｓ変換回路２６よりのデータ
（映像白ピークレベル）と該第２のＰ／Ｓ変換回路２７
よりのデータ（映像黒レベル）との差は該入力信号のフ
レームパルスのレベル（大きさ）を表す。そして、該フ
レームパルスのレベルは映像内容に無関係に一定である
。 つまり、該フレームパルスのレベルをもって、その該入
力信号に対する該ディジタル出力信号の出力レベルと判
断するのである。第１の加算器２８は該フレームパルス
のレベルを検出するものである。具体的には、該第１の
Ｐ／Ｓ変換回路２６よりのデータと２の補数をとった該
第２のＰ／Ｓ変換回路２７よりのデータとを加算する。 第２の加算器９は該第１の加算器２８で得られた該フレ
ームパルスレベルの基準レベルに対する差を検出するも
のであり、具体的には該フレームパルスレベルと２の補
数をとった基準レベルとを加算する。ここで得られるデ
ータの態様としては、基準レベルと同一か、または大き
いか、あるいは小さいかの何れかである。該第２の加算
器９よりの信号は、第１の積分回路２９で応答速度調整
のため積分後、Ｓ／Ｐ変換回路３０で元の８ビット信号
に変換する。ＰＷＭ３１はＳ／Ｐ変換回路３０よりの信
号でパルス幅変調をするものである。ＰＷＭ３１の出力
波形は図２に示すように矩形波でる。周期Ｔ１は一定で
、パルス幅がＳ／Ｐ変換回路３０よりの信号に従い図示
のように（Ｔ２、Ｔ３、Ｔ４）変化する。該ＰＷＭ３１
よりの出力信号は第２の積分回路３２で積分され直流電
圧化される。この部分からアナログ回路になる。該第２
の積分回路３２は単に抵抗とコンデンサとによる構成で
もよい。該直流電圧が該ディジタル出力信号のレベルに
対応した電圧であり、制御信号である。
（映像白ピークレベル）と該第２のＰ／Ｓ変換回路２７
よりのデータ（映像黒レベル）との差は該入力信号のフ
レームパルスのレベル（大きさ）を表す。そして、該フ
レームパルスのレベルは映像内容に無関係に一定である
。 つまり、該フレームパルスのレベルをもって、その該入
力信号に対する該ディジタル出力信号の出力レベルと判
断するのである。第１の加算器２８は該フレームパルス
のレベルを検出するものである。具体的には、該第１の
Ｐ／Ｓ変換回路２６よりのデータと２の補数をとった該
第２のＰ／Ｓ変換回路２７よりのデータとを加算する。 第２の加算器９は該第１の加算器２８で得られた該フレ
ームパルスレベルの基準レベルに対する差を検出するも
のであり、具体的には該フレームパルスレベルと２の補
数をとった基準レベルとを加算する。ここで得られるデ
ータの態様としては、基準レベルと同一か、または大き
いか、あるいは小さいかの何れかである。該第２の加算
器９よりの信号は、第１の積分回路２９で応答速度調整
のため積分後、Ｓ／Ｐ変換回路３０で元の８ビット信号
に変換する。ＰＷＭ３１はＳ／Ｐ変換回路３０よりの信
号でパルス幅変調をするものである。ＰＷＭ３１の出力
波形は図２に示すように矩形波でる。周期Ｔ１は一定で
、パルス幅がＳ／Ｐ変換回路３０よりの信号に従い図示
のように（Ｔ２、Ｔ３、Ｔ４）変化する。該ＰＷＭ３１
よりの出力信号は第２の積分回路３２で積分され直流電
圧化される。この部分からアナログ回路になる。該第２
の積分回路３２は単に抵抗とコンデンサとによる構成で
もよい。該直流電圧が該ディジタル出力信号のレベルに
対応した電圧であり、制御信号である。
【０００９】一方、第１の増幅回路２１を構成する演算
増幅器２１のマイナス入力端とアース間には図示のよう
にＦＥＴ２２を設ける。従って、該ＦＥＴ２２のドレイ
ン（Ｄ）ーソース（Ｓ）間の等価抵抗が演算増幅器２１
の帰還抵抗を形成する。該等価抵抗値はゲート（Ｇ）電
圧により変化するので、この抵抗変化により演算増幅器
２１の増幅度が変わる。つまり、該ゲート電圧を変化す
ることにより演算増幅器２１の増幅度を制御することが
できる。該ゲート電圧として上記制御信号を使用する。 ここで、ＦＥＴを使用する理由はＦＥＴの電圧ー電流特
性がトランジスタのそれと異なり、純抵抗に近いリニア
な特性を有しているからである。以上の如くして、該デ
ィジタル出力信号のレベルが基準レベルに対し大きい該
入力信号の場合には、該制御信号により該演算増幅器２
１の増幅度を下げ、逆に小さい場合には増幅度を上げる
結果、該ディジタル出力信号は該基準レベルに揃えられ
ることになる。
増幅器２１のマイナス入力端とアース間には図示のよう
にＦＥＴ２２を設ける。従って、該ＦＥＴ２２のドレイ
ン（Ｄ）ーソース（Ｓ）間の等価抵抗が演算増幅器２１
の帰還抵抗を形成する。該等価抵抗値はゲート（Ｇ）電
圧により変化するので、この抵抗変化により演算増幅器
２１の増幅度が変わる。つまり、該ゲート電圧を変化す
ることにより演算増幅器２１の増幅度を制御することが
できる。該ゲート電圧として上記制御信号を使用する。 ここで、ＦＥＴを使用する理由はＦＥＴの電圧ー電流特
性がトランジスタのそれと異なり、純抵抗に近いリニア
な特性を有しているからである。以上の如くして、該デ
ィジタル出力信号のレベルが基準レベルに対し大きい該
入力信号の場合には、該制御信号により該演算増幅器２
１の増幅度を下げ、逆に小さい場合には増幅度を上げる
結果、該ディジタル出力信号は該基準レベルに揃えられ
ることになる。
【００１０】
【発明の効果】以上説明したように本発明によれば、映
像レベルにバラツキのある各種映像信号を入力源とする
場合に一定出力を得るべく設ける自動レベル制御回路の
構成をディジタル回路部分にウエイトをおいたので、直
列演算採用による回路規模の縮小化およびアナログ部品
点数の減少等の効果を奏し、かかる効果による信頼生の
向上および本回路のＬＳＩ化へ寄与するところが大きい
。
像レベルにバラツキのある各種映像信号を入力源とする
場合に一定出力を得るべく設ける自動レベル制御回路の
構成をディジタル回路部分にウエイトをおいたので、直
列演算採用による回路規模の縮小化およびアナログ部品
点数の減少等の効果を奏し、かかる効果による信頼生の
向上および本回路のＬＳＩ化へ寄与するところが大きい
。
【図１】本発明による自動映像レベル制御回路の一実施
例を示す要部ブロック図である。
例を示す要部ブロック図である。
【図２】パルス幅変調器（ＰＷＭ）の出力波形図でる。
１ アナログ映像信号入力ライン
２ 第１の増幅回路
３ 映像信号処理部
４ Ａ／Ｄ変換部
５ 該ディジタル信号出力ライン
６ レベル検出用パルス発生部
７ 出力レベル検出部
８ 基準レベル発生部
９ 第２の加算器
１０ 制御信号発生部
２１ 演算増幅器
２２ ＦＥＴ
２３ 低域通過フィルタ（ＬＰＦ）
２４ 第２の増幅回路
２５ 直流再生回路
２６ 第１のパラレル／シリアル変換回路２７ 第
２のパラレル／シリアル変換回路２８ 第１の加算器 ２９ 第１の積分回路 ３０ シリアル／パラレル変換回路 ３１ パルス幅変調器 ３２ 第２の積分回路
２のパラレル／シリアル変換回路２８ 第１の加算器 ２９ 第１の積分回路 ３０ シリアル／パラレル変換回路 ３１ パルス幅変調器 ３２ 第２の積分回路
Claims (1)
- 【請求項１】 ＭＵＳＥ信号を入力映像信号とするハ
イビジョンディスプレイモニタにおいて、プラス入力端
に該映像信号を入力し、出力端とマイナス入力端との間
に第１の抵抗を設けた演算増幅器と、ドレインを該演算
増幅器のマイナス入力端に接続し、ソースをアースし、
ゲートに制御電圧を印加したＦＥＴと、入力端を該演算
増幅器の出力端に接続し、低域通過フィルタによる８．
１５メガヘルツ以上の不要成分の除去と、直流再生等の
映像信号処理をなす映像信号処理部と、該映像信号処理
部よりのアナログ信号をディジタル信号に変換するＡ／
Ｄ変換部と、該映像信号中の水平１ライン目と２ライン
目に多重されているフレームパルスを検出し、該１ライ
ン目のフレームパルスに同期した第１の検出パルス信号
の発生と、該２ライン目のフレームパルスに同期した第
２の検出パルス信号の発生とをなすレベル検出用パルス
発生部と、該Ａ／Ｄ変換部よりのディジタル信号の水平
１ライン目に含まれているフレームパルスのレベルを該
第１の検出パルス信号の入力タイミング時に検出し、そ
のデータをパラレル信号からシリアル信号のデータに変
換して出力する第１のパラレル／シリアル変換回路と、
該Ａ／Ｄ変換部よりのディジタル信号の水平２ライン目
に含まれているフレームパルスのレベルを該第２の検出
パルス信号の入力タイミング時に検出し、そのデータを
パラレル信号からシリアル信号のデータに変換して出力
する第２のパラレル／シリアル変換回路と、該第１のパ
ラレル／シリアル変換回路よりの信号と２の補数をとっ
た該第２のパラレル／シリアル変換回路よりの信号とを
加算する第１の加算器と、基準レベルを発生する基準レ
ベル発生部と、該第１の加算器よりの信号と２の補数を
とった該基準レベルとを加算する第２の加算器と、該第
２の加算器よりの信号を積分する第１の積分回路と、該
第１の積分回路よりのシリアル信号を元のパラレル信号
に変換するシリアル／パラレル変換器と、該シリアル／
パラレル変換回路よりの信号でパルス幅変調をするパル
ス幅変調器と、該パルス幅変調器よりの信号を積分して
該制御電圧を出力する第２の積分回路とで構成したこと
を特徴とする自動映像レベル制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16735791A JP2730604B2 (ja) | 1991-05-13 | 1991-05-13 | 自動映像レベル制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16735791A JP2730604B2 (ja) | 1991-05-13 | 1991-05-13 | 自動映像レベル制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04336767A true JPH04336767A (ja) | 1992-11-24 |
| JP2730604B2 JP2730604B2 (ja) | 1998-03-25 |
Family
ID=15848223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16735791A Expired - Lifetime JP2730604B2 (ja) | 1991-05-13 | 1991-05-13 | 自動映像レベル制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2730604B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029449A1 (ja) * | 2005-09-07 | 2007-03-15 | Nec Corporation | データ伝送システム |
-
1991
- 1991-05-13 JP JP16735791A patent/JP2730604B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007029449A1 (ja) * | 2005-09-07 | 2007-03-15 | Nec Corporation | データ伝送システム |
| US7768439B2 (en) | 2005-09-07 | 2010-08-03 | Nec Corporation | Data transmission system |
| JP5045440B2 (ja) * | 2005-09-07 | 2012-10-10 | 日本電気株式会社 | データ伝送システム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2730604B2 (ja) | 1998-03-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5613010A (en) | Apparatus for reproducing sound with a reduced dynamic range | |
| JPH0783487B2 (ja) | カラ−映像信号のレベルコントロ−ル回路 | |
| JP2002158549A (ja) | デジタルパワーアンプ装置 | |
| US4982191A (en) | Clamping apparatus and gain control apparatus | |
| CN100386963C (zh) | 音频再生装置及方法 | |
| JP2730604B2 (ja) | 自動映像レベル制御回路 | |
| JPH06152269A (ja) | スイッチングアンプ | |
| JPH0484520A (ja) | Ａｄ変換装置 | |
| JP3527133B2 (ja) | １ビット信号再生装置 | |
| JP2919722B2 (ja) | Ｃｃｄ信号処理回路 | |
| JPS63244934A (ja) | アナログ・デジタル変換装置 | |
| JP2651865B2 (ja) | 非線形信号圧縮回路 | |
| JPS61177019A (ja) | パルスストレツチ回路 | |
| EP0271954A2 (en) | Television signal processing apparatus including rise time normalization and noise reduction | |
| JP2568554B2 (ja) | 映像信号処理装置 | |
| JP3291741B2 (ja) | ゲインコントロール装置 | |
| KR100492984B1 (ko) | 영상 신호의 고주파 증강 제어장치 | |
| JPH0430863Y2 (ja) | ||
| JPH0758559A (ja) | スルーレート制御増幅器 | |
| JP2901372B2 (ja) | ノイズリダクション回路 | |
| KR0116500Y1 (ko) | 데이타 검출장치 | |
| JP2535262B2 (ja) | プリ・エンファシス回路 | |
| JPS63290475A (ja) | エンファシス回路 | |
| JPH04127606A (ja) | ノイズシェーパー回路 | |
| JPH05325512A (ja) | 磁気記録装置及び磁気記録媒体 |