JPH0484520A - Ａｄ変換装置 - Google Patents
Ａｄ変換装置Info
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- JPH0484520A JPH0484520A JP2200507A JP20050790A JPH0484520A JP H0484520 A JPH0484520 A JP H0484520A JP 2200507 A JP2200507 A JP 2200507A JP 20050790 A JP20050790 A JP 20050790A JP H0484520 A JPH0484520 A JP H0484520A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタルカメラなどの映像機器に使用する
ＡＤ変換装置に関する。
ＡＤ変換装置に関する。
従来の技術
最近、映像機器にディジタル技術が広く用いられるよう
になり、ビデオカメラなどの撮像装置もディジタル化さ
れつつある。この種のディジタル処理に使用されている
従来のＡＤ変換装置の構成について、図を参照しながら
説明する。
になり、ビデオカメラなどの撮像装置もディジタル化さ
れつつある。この種のディジタル処理に使用されている
従来のＡＤ変換装置の構成について、図を参照しながら
説明する。
第９図は従来のＡＤ変換装置のブロック図である。映像
信号のディジタル処理には数ｍｓの変換速度が必要とさ
れるので、並列型ＡＤ変換装置が一般ムこ使用される。
信号のディジタル処理には数ｍｓの変換速度が必要とさ
れるので、並列型ＡＤ変換装置が一般ムこ使用される。
第９図はその一例である。図において基準電圧２１，２
２．を２Ｎ個（Ｎはピントで表わしたＡＤ変換装置の分
解能）の等しい抵抗からなる基準抵抗網２３で分圧し各
々の電圧をコンパレータ２４に基準比較電圧として与え
る。
２．を２Ｎ個（Ｎはピントで表わしたＡＤ変換装置の分
解能）の等しい抵抗からなる基準抵抗網２３で分圧し各
々の電圧をコンパレータ２４に基準比較電圧として与え
る。
入力端子２０のアナログ信号電圧をすべてのコンパレー
ク２４に並列に加える。コンパレータ２４は基準比較電
圧と入力アナログ電圧とを比較し入力電圧に近い基準比
較電圧を検出しそのコンパレークの出力をエンコーダ２
５に加えてディジタル信号を出力端子２Ｇに出す。（参
考二日本放送協会編、放送技術双書８、放送におけるデ
ィジタル技術、日本放送出版協会１９８２年発行ｐｐ９
５〜発明が解決しようとする課題 このような従来のＡＤ変換装置では、分解能をＮビット
とすると（２Ｎ−１）個のコンパレータを必要とする。
ク２４に並列に加える。コンパレータ２４は基準比較電
圧と入力アナログ電圧とを比較し入力電圧に近い基準比
較電圧を検出しそのコンパレークの出力をエンコーダ２
５に加えてディジタル信号を出力端子２Ｇに出す。（参
考二日本放送協会編、放送技術双書８、放送におけるデ
ィジタル技術、日本放送出版協会１９８２年発行ｐｐ９
５〜発明が解決しようとする課題 このような従来のＡＤ変換装置では、分解能をＮビット
とすると（２Ｎ−１）個のコンパレータを必要とする。
例えば分解能１０ピントの場合、その数は実に１０２３
個に達し大なる電力が消費され発熱が著しくなるので、
ＬＳＩの１チンブ」二に集積し得ないという欠点があっ
た。したがって普通は８ビツトのＡＤ変換装置が使用さ
れている。
個に達し大なる電力が消費され発熱が著しくなるので、
ＬＳＩの１チンブ」二に集積し得ないという欠点があっ
た。したがって普通は８ビツトのＡＤ変換装置が使用さ
れている。
第１０図は線形ＡＤ変換装置の入出力特性図である。良
好な画質を得るには、ビデオカメラにおいては１０ビツ
トの分解能が望まれる。しかし上記のように電力消費の
点から実現は困難である。
好な画質を得るには、ビデオカメラにおいては１０ビツ
トの分解能が望まれる。しかし上記のように電力消費の
点から実現は困難である。
したがって、ＡＤ変換装置の前処理にアナログ振幅圧縮
手段を設けざるを得なかった。また、ビデオカメラにお
いてはガンマ補正を施すので、全振幅にわたり第１０図
に示すように量子化するのは無駄である。
手段を設けざるを得なかった。また、ビデオカメラにお
いてはガンマ補正を施すので、全振幅にわたり第１０図
に示すように量子化するのは無駄である。
本発明は上記課題を解決するもので、低消費電力であり
、かつ所定の信号レベル領域に対しては高い分解能を呈
する。ＡＤ変換装置を提供することを目的としている。
、かつ所定の信号レベル領域に対しては高い分解能を呈
する。ＡＤ変換装置を提供することを目的としている。
課題を解決するだめの手段
本発明は上記目的を達成するために、アナログ信号入力
端子、入力アナログ信号をディジタル信号に変換する第
１のＡＤ変換器、入力アナログ信号を増幅し直流レベル
をシフトする増幅器、増幅されたアナログ信号を所定の
レンジ内に制限するリミッタ、リミッタの出力をディジ
タル信号に変換する第２のＡＤ変換器、増幅器の利得と
直流レベルを制御する制御回路、第１．第２のＡＤ変換
器と制御手段に接続されたエンコーダ、そのディジタル
出力端子を含んで構成しである。
端子、入力アナログ信号をディジタル信号に変換する第
１のＡＤ変換器、入力アナログ信号を増幅し直流レベル
をシフトする増幅器、増幅されたアナログ信号を所定の
レンジ内に制限するリミッタ、リミッタの出力をディジ
タル信号に変換する第２のＡＤ変換器、増幅器の利得と
直流レベルを制御する制御回路、第１．第２のＡＤ変換
器と制御手段に接続されたエンコーダ、そのディジタル
出力端子を含んで構成しである。
そして、部分的に分解能を高めるため、増幅器に与えた
直流シフト情報と増幅利得情報を有するディジタル信号
をエンコーダに加える。
直流シフト情報と増幅利得情報を有するディジタル信号
をエンコーダに加える。
ここで第２のＡＤ変換器のオーバーフローを防止するた
め、リミッタ出力振幅を第２のＡＤ変換器の基準電圧の
範囲内に制限する。
め、リミッタ出力振幅を第２のＡＤ変換器の基準電圧の
範囲内に制限する。
そして、エンコーダの構成としては第１のＡＤ変換器出
力のビットシフタ、第２のＡＤ変換器出力と制御回路出
力の加算器、ビットシフタと加算器の上位ビットのコン
パレータ、ビットシフタと加算器のディジタル出力を入
力としコンパレータによって制御されるセレクタを備え
、セレタクはコンパレータの出力に応じてビットシフタ
又は加算器の出力のいずれかを選択するように配しであ
る。
力のビットシフタ、第２のＡＤ変換器出力と制御回路出
力の加算器、ビットシフタと加算器の上位ビットのコン
パレータ、ビットシフタと加算器のディジタル出力を入
力としコンパレータによって制御されるセレクタを備え
、セレタクはコンパレータの出力に応じてビットシフタ
又は加算器の出力のいずれかを選択するように配しであ
る。
また、アナログ回路部のオフセットを補償するために、
エンコーダに接続されたＤＡ変換器、入力アナログ信号
とＤＡ変換器アナログ出力との減算器、制御回路と減算
器との出力によって増幅器を制御する駆動回路を増設で
きる。
エンコーダに接続されたＤＡ変換器、入力アナログ信号
とＤＡ変換器アナログ出力との減算器、制御回路と減算
器との出力によって増幅器を制御する駆動回路を増設で
きる。
そして、減算器の出力を駆動回路に与え増幅器の制御信
号を調節し増幅器の直流レベルシフト量と利得とを制御
する。
号を調節し増幅器の直流レベルシフト量と利得とを制御
する。
そして、ＡＤ変換精度を上げるため、入力アナログ信号
とＤＡ変換器アナログ出力との差を零に近付ける。
とＤＡ変換器アナログ出力との差を零に近付ける。
また、アナログオフセット補償の誤動作をさけるため、
減算器と駆動回路との間にスイッチを接続し、リミッタ
によって制御する。
減算器と駆動回路との間にスイッチを接続し、リミッタ
によって制御する。
そして、リミッタが振幅制限を行なっていない期間のめ
スインチをオンして増幅器を制御する。
スインチをオンして増幅器を制御する。
また、ＳＮ比を改善するため、スイッチと駆動回路の間
に低域フィルタを設けてなるものである。
に低域フィルタを設けてなるものである。
作用
本発明は上記した構成により、第１と第２のＡＤ変換器
を効果的に配しているのでコンパクトで消費電力が少な
く、かつ高速で高精度にできるものである。
を効果的に配しているのでコンパクトで消費電力が少な
く、かつ高速で高精度にできるものである。
実施例
以下、本発明の一実施例について図面を参照しながら説
明する。第１図は本発明の一実施例のＡＤ変換装置のブ
ロンク図である。第１図において入力端子１の入力信号
はＡＤ変換器２と増幅器３とに入力される。ＡＤ変換器
２に入力された信号ハＭ ヒツトにＡＤ変換されてエン
コーダ７に送られる。増幅器３に入力された信号は制御
回路６によって制御されて所定の直流シフトを受け、増
幅されてリミッタ４に入力され、所定のダイナミックレ
ンジに振幅制限された後、ＡＤ変換器５によってＮビッ
トにＡＤ変換されてエンコーダ７に送られる。制御回路
６において生成した直流シフト情報と増幅情報とを有す
るにピントのディジタル信号はエンコーダ７に送られ、
エンコーダにてＬビットの信号として出力端に出力する
ように構成する。リミッタ４の出力信号振幅がＡＤ変換
器５の上位基準電圧および下位基準電圧の範囲内にある
ようにリミッタ４のリミッタ電圧範囲を設定する。エン
コーダ７は例えば第５図に示すように構成できる。図に
おいてＡＤ変換器２のＭピントの出力信号がピントシッ
ク３０に入力されＬビットに変換されてセレクタ３２に
入力される。またピントシック３０のＬピントの出力信
号の上位Ｍビットがイコールコンパレーク３６に入力さ
れる。
明する。第１図は本発明の一実施例のＡＤ変換装置のブ
ロンク図である。第１図において入力端子１の入力信号
はＡＤ変換器２と増幅器３とに入力される。ＡＤ変換器
２に入力された信号ハＭ ヒツトにＡＤ変換されてエン
コーダ７に送られる。増幅器３に入力された信号は制御
回路６によって制御されて所定の直流シフトを受け、増
幅されてリミッタ４に入力され、所定のダイナミックレ
ンジに振幅制限された後、ＡＤ変換器５によってＮビッ
トにＡＤ変換されてエンコーダ７に送られる。制御回路
６において生成した直流シフト情報と増幅情報とを有す
るにピントのディジタル信号はエンコーダ７に送られ、
エンコーダにてＬビットの信号として出力端に出力する
ように構成する。リミッタ４の出力信号振幅がＡＤ変換
器５の上位基準電圧および下位基準電圧の範囲内にある
ようにリミッタ４のリミッタ電圧範囲を設定する。エン
コーダ７は例えば第５図に示すように構成できる。図に
おいてＡＤ変換器２のＭピントの出力信号がピントシッ
ク３０に入力されＬビットに変換されてセレクタ３２に
入力される。またピントシック３０のＬピントの出力信
号の上位Ｍビットがイコールコンパレーク３６に入力さ
れる。
ＡＤ変換器５のＮビットの出力信号と制御回路６０にビ
ットの出力信号上が加算器３１に入力され、Ｉ、ビット
の信号としてセレクタ３２に入力される。
ットの出力信号上が加算器３１に入力され、Ｉ、ビット
の信号としてセレクタ３２に入力される。
加算１９．３ｘの上位Ｍビットはイコールコンパレータ
３６に入力され、セレクタ３２はイコールコンパレーク
３６の出力信号がオンの場合加算器３１の出力信号を選
択し、イコールコンパレータ３６の出力信号がオフの場
合ビットシフク３０の出力信号を選択してＬビットとし
て送出する。
３６に入力され、セレクタ３２はイコールコンパレーク
３６の出力信号がオンの場合加算器３１の出力信号を選
択し、イコールコンパレータ３６の出力信号がオフの場
合ビットシフク３０の出力信号を選択してＬビットとし
て送出する。
第３図は本発明のＡＤ変換装置の増幅器３の一実施例で
ある。ここで増幅器３の電圧利得を４とする。入力端子
１１には第４図（Ａ）に示すような波形が入力されると
する。制御回路６から送られる信号は入力端子１８に与
えられ、第４図（Ａ）に破線で示した■という直流であ
る。抵抗値Ｒの抵抗器１２、抵抗値４Ｒの抵抗器１３、
アンプ１４によって入力信号は４倍に増幅され（第４図
（Ｂ））、抵抗値Ｒの抵抗器１５、抵抗値Ｒの抵抗器１
６、アンプ１７によって更に反転されて、出力端子１９
には第４図（Ｃ）に示すような波形が現われる。この信
号はリミッタ４にてＡＤ変換器５の上位基準電圧■、と
下位基準電圧■３の範囲に制限されてＡＤ変換器５に入
力されＡＤ変換される。
ある。ここで増幅器３の電圧利得を４とする。入力端子
１１には第４図（Ａ）に示すような波形が入力されると
する。制御回路６から送られる信号は入力端子１８に与
えられ、第４図（Ａ）に破線で示した■という直流であ
る。抵抗値Ｒの抵抗器１２、抵抗値４Ｒの抵抗器１３、
アンプ１４によって入力信号は４倍に増幅され（第４図
（Ｂ））、抵抗値Ｒの抵抗器１５、抵抗値Ｒの抵抗器１
６、アンプ１７によって更に反転されて、出力端子１９
には第４図（Ｃ）に示すような波形が現われる。この信
号はリミッタ４にてＡＤ変換器５の上位基準電圧■、と
下位基準電圧■３の範囲に制限されてＡＤ変換器５に入
力されＡＤ変換される。
第２図は本発明のＡＤ変換装置の人出力特性を示す図で
ある。第２図において中央部の２Ｎ−１ステツプはＡＤ
変換器５の出力である。全領域はＡＤ変換器２の出力に
相当し、２Ｍ−１ステップとなっている。制御回路６か
ら送られたにビットのデータは増幅器３の入力端子１８
に与えられる直流に相当するものでＡＤ変換器５の出力
に加算することにって第２図に示すようにオフセットが
与えられＡＤ変換器２の入出力特性の変化に沿って補間
するようにすることができる。Ｍ＝８．Ｎ−８とすると
前記エンコーダ７の出力ビンＩ・精度Ｌ−Ｉ Ｏとする
ことができる。また、第２図に示すように入力信号の特
定のレベルの分解能を上げることができるため、ビデオ
カメラのガンマ処理特性のような非線型処理においても
効率的な量子化を行なうことができる。
ある。第２図において中央部の２Ｎ−１ステツプはＡＤ
変換器５の出力である。全領域はＡＤ変換器２の出力に
相当し、２Ｍ−１ステップとなっている。制御回路６か
ら送られたにビットのデータは増幅器３の入力端子１８
に与えられる直流に相当するものでＡＤ変換器５の出力
に加算することにって第２図に示すようにオフセットが
与えられＡＤ変換器２の入出力特性の変化に沿って補間
するようにすることができる。Ｍ＝８．Ｎ−８とすると
前記エンコーダ７の出力ビンＩ・精度Ｌ−Ｉ Ｏとする
ことができる。また、第２図に示すように入力信号の特
定のレベルの分解能を上げることができるため、ビデオ
カメラのガンマ処理特性のような非線型処理においても
効率的な量子化を行なうことができる。
また、第６図に示すようにアナログ回路部で発生ずるオ
フセント分を補償するようにフィードハックループを作
ることもできる。第６図において加算器３１ （第５図
）のＩ−ビットの出力がＤＡ変、換器３３に与えられる
。ＤＡ変換器３３の出力と入力端子１の入力信号との差
を減算器３４にて求め制御回路６の出力信号と減算器３
４の出力信号上を駆動回路３５に人力し増幅器３への制
御信号を減算器３４の出力信号で補償するように駆動す
ることによって、増幅器３およびリミッタ４にて発生す
るアナログ直流オフセット分をキャンセルできる。
フセント分を補償するようにフィードハックループを作
ることもできる。第６図において加算器３１ （第５図
）のＩ−ビットの出力がＤＡ変、換器３３に与えられる
。ＤＡ変換器３３の出力と入力端子１の入力信号との差
を減算器３４にて求め制御回路６の出力信号と減算器３
４の出力信号上を駆動回路３５に人力し増幅器３への制
御信号を減算器３４の出力信号で補償するように駆動す
ることによって、増幅器３およびリミッタ４にて発生す
るアナログ直流オフセット分をキャンセルできる。
更に、第７図に示すように減算器３４の出力信号をスイ
ッチ３７を介して駆動回路３５に入力することもできる
。この場合、スイッチ３７はリミッタ４にて制御され振
幅制限を行なわない期間にスイッチ３７を閉じ、振幅制
限を行なう期間にスイッチ３７を開くようにするとアナ
ログ直流オフセット補償の誤動作を回避できる。
ッチ３７を介して駆動回路３５に入力することもできる
。この場合、スイッチ３７はリミッタ４にて制御され振
幅制限を行なわない期間にスイッチ３７を閉じ、振幅制
限を行なう期間にスイッチ３７を開くようにするとアナ
ログ直流オフセット補償の誤動作を回避できる。
更に、第８図のようにスイッチ３７の出力を低域フィル
タ（ＬＰＦ）３８を介して前記駆動回路３５に入力する
こともできる。低域フィルタ３８は不要な雑音成分を除
去しエンコーダ７の出力信号の信号対雑音比は向上する
。
タ（ＬＰＦ）３８を介して前記駆動回路３５に入力する
こともできる。低域フィルタ３８は不要な雑音成分を除
去しエンコーダ７の出力信号の信号対雑音比は向上する
。
このように本発明の実施例のＡＤ変換装置によれば、２
個のＡＤ変換器を用い、一つのＡＤ変換器には増幅器を
前置させて等何曲に分解能を上げ、かつ任意のレベルに
おいてＡＤ変換できるように配しであるので、個々の変
換器は低分解能であるが、総合的に高い分解能を呈する
ことがでと、消費電力は少ないままにできる。
個のＡＤ変換器を用い、一つのＡＤ変換器には増幅器を
前置させて等何曲に分解能を上げ、かつ任意のレベルに
おいてＡＤ変換できるように配しであるので、個々の変
換器は低分解能であるが、総合的に高い分解能を呈する
ことがでと、消費電力は少ないままにできる。
本発明においてはＭ＝８．Ｎ＝８の例を示したがその他
の値を使用してもよい。また、本発明においては制御回
路６の出力信号が直流レベルシフト情報である場合を示
したが増幅情報を含ませることもできる。また直流レベ
ルシフト量はＡＤ変換器の動作範囲であればどの値をと
ってもよい。
の値を使用してもよい。また、本発明においては制御回
路６の出力信号が直流レベルシフト情報である場合を示
したが増幅情報を含ませることもできる。また直流レベ
ルシフト量はＡＤ変換器の動作範囲であればどの値をと
ってもよい。
ずなわち最も低いレベルの入力信号部分の分解能を高く
することもできるし、最も高いレベルの入力信号部分の
分解能を高くすることもできる。
することもできるし、最も高いレベルの入力信号部分の
分解能を高くすることもできる。
発明の効果
以上の実施例から明らかなように本発明によれば、低分
解能のＡＤ変換器を互いに補間し合うように組合わせて
配しであるので設定した信号レベルに対しては高い分解
能を呈する低消費電力のＡＤ変換装置を提供できる。
解能のＡＤ変換器を互いに補間し合うように組合わせて
配しであるので設定した信号レベルに対しては高い分解
能を呈する低消費電力のＡＤ変換装置を提供できる。
第１図は本発明の一実施例のＡＤ変換装置のブ０ツク図
、第２図は同ＡＤ変換装置における入出力特性図、第３
図は同ＡＤ変換装置に使用する増幅器の回路図、第４図
は同ＡＤ変換装置の入力端子から第２のＡＤ変換器に至
る信号を示す波形図、第５図は同ＡＤ変換装置における
エンコーダの一例を示すブロック図、第６図は同ＡＤ変
換装置の第２の実施例のブロック図、第７図は同ＡＤ変
換装置の第３の実施例のブロック図、第８図は同ＡＤ変
換装置第４の実施例を示すブロック図、第９図は従来の
ＡＤ変換装置のブロック図、第１０図は従来のＡＤ変換
装置の入出力特性図である。 １・・・・・・入力端子、２，５・・・・・・ＡＤ変換
手段、３・・・・・・増幅器、４・・・・・・リミッタ
、６・・・・・・制御回路、７・・・・・・エンコーダ
、８・・・・・・出力端子。 代理人の氏名 弁理士 粟野重孝 はか１名図
、第２図は同ＡＤ変換装置における入出力特性図、第３
図は同ＡＤ変換装置に使用する増幅器の回路図、第４図
は同ＡＤ変換装置の入力端子から第２のＡＤ変換器に至
る信号を示す波形図、第５図は同ＡＤ変換装置における
エンコーダの一例を示すブロック図、第６図は同ＡＤ変
換装置の第２の実施例のブロック図、第７図は同ＡＤ変
換装置の第３の実施例のブロック図、第８図は同ＡＤ変
換装置第４の実施例を示すブロック図、第９図は従来の
ＡＤ変換装置のブロック図、第１０図は従来のＡＤ変換
装置の入出力特性図である。 １・・・・・・入力端子、２，５・・・・・・ＡＤ変換
手段、３・・・・・・増幅器、４・・・・・・リミッタ
、６・・・・・・制御回路、７・・・・・・エンコーダ
、８・・・・・・出力端子。 代理人の氏名 弁理士 粟野重孝 はか１名図
Claims (10)
- （１）アナログ信号入力端子と、前記入力端子のアナロ
グ信号をディジタル信号に変換する第１のＡＤ変換器と
、前記入力端子のアナログ信号を増幅するとともに直流
レベルがシフトできる増幅器と、前記増幅器の出力アナ
ログ信号を所定のダイナミックレンジに制限するリミッ
タと、前記リミッタの出力アナログ信号をディジタル信
号に変換する第２のＡＤ変換器と、前記増幅器の利得と
直流レベルを制御する制御回路と、前記第１及び第２の
ＡＤ変換器並びに前記制御回路に接続されたエンコーダ
と、前記エンコーダのディジタル出力端子とを含むＡＤ
変換装置。 - （２）制御回路は増幅器に与えた直流シフト情報と増幅
情報とを有するディジタル信号をエンコーダに入力し、
前記エンコーダから部分的に第１及び第２のＡＤ変換器
の分解能よりも高い分解能のディジタル信号を出力端子
に得るように配してなる請求項（１）記載のＡＤ変換装
置。 - （３）リミッタの出力信号振幅を第２のＡＤ変換器の基
準電圧範囲内に制限するよう配してなる請求項（１）記
載のＡＤ変換装置。 - （４）エンコーダは第１のＡＤ変換器のディジタル出力
のビット数を変換するビットシフタ、第２のＡＤ変換器
のディジタル出力と制御回路のディジタル出力との加算
器、ビットシフタと加算器のそれぞれの出力の上位ビッ
トのコンパレータ、前記ビットシフタと前記加算器のそ
れぞれのディジタル出力を入力とし前記コンパレータの
出力信号によって制御されるセレクタを備え、前記セレ
クタは前記コンパレータの出力信号に応じて前記ビット
シフタ又は前記加算器のディジタル出力のいずれかを選
択して出力端子に現すように配してなる請求項（１）記
載のＡＤ変換装置。 - （５）アナログ信号入力端子と、前記入力端子のアナロ
グ信号をディジタル信号に変換する第１のＡＤ変換器と
、前記入力端子のアナログ信号を増幅するとともに直流
レベルがシフトできる増幅器と、前記増幅器の出力アナ
ログ信号を所定のダイナミックレンジに制限するリミッ
タと、前記リミッタの出力アナログ信号をディジタル信
号に変換する第２のＡＤ変換器と、前記増幅器の利得と
直流レベルの制御信号を発生する制御回路と、前記第１
及び第２のＡＤ変換器並びに前記制御回路に接続された
エンコーダと前記エンコーダに接続されたＤＡ変換器と
、前記入力端子のアナログ信号と前記ＤＡ変換器のアナ
ログ出力信号との減算器と、前記制御回路と前記減算器
との出力信号によって前記増幅器を制御する駆動回路と
、前記エンコーダのディジタル出力端子を含むＡＤ変換
装置。 - （６）減算器の出力信号を駆動回路に与え、制御回路か
ら前記駆動回路を経て送られる増幅器の制御信号を調節
し前記増幅器の直流レベルシフト量と利得とを制御する
ように配した請求項（５）記載のＡＤ変換装置。 - （７）ＤＡ変換器のアナログ出力信号と入力端子の入力
アナログ信号との差を零に近付けるように配した請求項
（５）記載のＡＤ変換装置。 - （８）アナログ信号入力端子と、前記入力端子のアナロ
グ信号をディジタル信号に変換する第１のＡＤ変換器と
、前記入力端子のアナログ信号を増幅するとともに直流
レベルがシフトできる増幅器と、前記増幅器の出力アナ
ログ信号を所定のダイナミックレンジに制限するリミッ
タと、前記リミッタの出力アナログ信号をディジタル信
号に変換する第２のＡＤ変換器と、前記増幅器の利得と
直流レベルの制御信号を発生する制御回路と、前記第１
及び第２のＡＤ変換器並びに前記制御回路に接続された
エンコーダと、前記エンコーダに接続されたＤＡ変換器
と、前記入力端子のアナログ信号と前記ＤＡ変換器のア
ナログ出力信号との減算器と、前記制御回路と前記減算
器との出力信号によって前記増幅器を制御する駆動回路
と、前記減算器と前記駆動回路との間に接続され前記リ
ミッタによって制御されるスイッチと、前記エンコーダ
のディジタル出力端子とを含むＡＤ変換装置。 - （９）減算器の出力信号を前記スイッチを経て駆動器に
与え、前記リミッタが振幅制限動作を行なっていない期
間のみ前記スイッチを閉じて制御回路から前記駆動回路
を経て送られる増幅器の制御信号を調節し前記増幅器の
直流レベルシフト量と利得とを制御するように配した請
求項（８）記載のＡＤ変換装置。 - （１０）スイッチと駆動回路との間に低域フィルタを配
してなる請求項（８）又は（９）記載のＡＤ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200507A JPH0484520A (ja) | 1990-07-26 | 1990-07-26 | Ａｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2200507A JPH0484520A (ja) | 1990-07-26 | 1990-07-26 | Ａｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
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| JPH0484520A true JPH0484520A (ja) | 1992-03-17 |
Family
ID=16425464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2200507A Pending JPH0484520A (ja) | 1990-07-26 | 1990-07-26 | Ａｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0484520A (ja) |
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