JPH04337646A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路に係り、特に
プリント基板に実装する場合のハンダ付けが良好に行わ
れたか否かを検査するための実装テストを容易に行うこ
とができるテスト回路を備えた集積回路に関する。

【０００２】

【従来の技術】集積回路（以下、ＩＣと称す）をハンダ
付けによりプリント基板に実装した場合には、ハンダ付
けが良好に行われたか否かを検査するために実装テスト
が行われている。この実装テストはＩＣの実装後、ボー
ドテスタと称されるテスト装置を用いて、ＩＣの入力ピ
ンに接続された印刷配線部から種々のテスト信号を入力
し、そのときに出力ピンに接続された印刷配線部から得
られる出力信号を観察することにより行われるのが通常
である。

【０００３】

【発明が解決しようとする課題】しかしながら、ＩＣの
内部に形成されているゲートアレイ、スタンダードセル
等の素子は互いに複雑に関連して所定の論理演算を行っ
ており、しかもＩＣにおいては入力ピンと出力ピンが一
対一に対応して設けられることは非常にまれであり、入
力ピン数と出力ピン数は異なるのが一般的であるから、
どの入力ピンにどのような信号パターンを入力するかと
いう入力信号パターンの設定が非常に複雑且つ面倒なも
のであった。それに加えて、従来の実装テストを行う場
合には実際に実装テストの対象となっているＩＣを動作
状態にしなければならなず、実装テスト自体も非常に面
倒なものであった。即ち、ＩＣはＣＰＵの制御下におか
れるのが通常であり、そのため実装テストを行うに際し
て実装テストの対象となっているＩＣを動作させるため
に、ＩＣ内部のレジスタやＣＰＵインターフェース（以
下、インターフェースをＩ／Ｆと称す）等に何等かのデ
ータをセットして当該ＩＣが正常に動作できる環境を設
定する必要があるのである。以上のように従来の実装テ
ストにおいては入力ピン及び出力ピンの一つ一つについ
てハンダ付けの良／不良を検査することは非常に困難で
手間がかかるものであり、このことは特別の用途に使用
されるＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉ
ｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ　）に
おいて特に顕著である。

【０００４】従って本発明は、ＩＣの入力ピン及び出力
ピンの一つ一つについて容易に実装テストを行うことが
できる集積回路を提供することを目的とするものである
。また本発明は、入力ピン数と出力ピン数が異なるＩＣ
においても容易に実装テストを行うことができる集積回
路を提供することを目的とするものである。更に本発明
は、ピン数を増加させることなく容易に実装テストを行
える集積回路を提供することを目的とするものである。

【０００５】

【課題を解決するための手段及び作用】上記の目的を達
成するために、図１に示すように本発明に係るＩＣ１は
、内部ブロック２とテスト回路３とを備える。内部ブロ
ック２は集積回路としての本来の機能を果たすものであ
り、ゲートアレイ、スタンダードセル等が組み合わされ
て構成されてなり、入力ピンＩＰ１〜ＩＰｎ　から入力
された信号に対して所定の信号処理を施し、出力ピンＯ
Ｐ１　〜ＯＰｍ　から出力する。テスト回路３は当該Ｉ
Ｃ１の実装テストを行うためのものであり、テストピン
ＴＰＭ　、テストピンＴＰＳ　に印加されるテスト信号
の組合せにより、通常動作モード、入力ピンＩＰ１　〜
ＩＰｎ　から入力された信号をそのまま対応付けられた
出力ピンＯＰ１　〜ＯＰｍ　から出力するスルーモード
、及び出力ピンＯＰ１　〜ＯＰｍをハイインピーダンス
に保つハイインピーダンスモードの３種類のモードのい
ずれかのモードに設定される。

【０００６】従ってＩＣ１を実装した後、テスト回路３
をスルーモードに設定して各入力ピンＩＰ側の印刷配線
部に任意の電圧を印加し、そのときに当該入力ピンＩＰ
側の印刷配線部に対応付けられた出力ピンＯＰから当該
電圧が出力されるか否かを観察することによって、ハン
ダ付けの良／不良を容易に検査することができる。そし
てこのとき、内部ブロック２を動作させる必要がないこ
とは明らかである。

【０００７】なお、入力ピン数ｎと入力ピン数ｍとが同
数の場合には、テスト回路３において入力ピンと出力ピ
ンは一対一に対応付けられるが、出力ピン数が入力ピン
数よりも多い場合にはテスト回路３では一つの入力ピン
に対して複数の出力ピンが対応付けられ、入力ピン数が
出力ピン数より多い場合には、テスト回路３において一
つの出力ピンに対して複数の入力ピンが対応付けられる
。また双方向性のピンについては実装テスト時には入力
ピンまたは出力ピンのいずれかに設定される。

【０００８】

【実施例】以下、図面を参照しつつ実施例を説明する。 なお、以下図１と同じものに対しては同一の符号を付す
。図２は入力ピン数と出力ピン数が同数の場合、もしく
は双方向性ピンを適当に入力ピンまたは出力ピンに割り
当てることによって入力ピン数と出力ピン数とを同数に
できる場合における本発明に係る集積回路の一実施例の
構成を示す図であり、図中、９はテスト回路、１０〜１
５はバッファ回路、１６はセレクタ、１７はゲート回路
、１８、１９は抵抗を示す。

【０００９】ＩＣ１の入力ピンＩＰｎ　　と出力ピンＯ
Ｐｎ　との間にはテスト回路９が設けられている。なお
、図では省略しているが、このテスト回路９は入力ピン
ＩＰｉ（ｉ＝１，…，ｎ）と出力ピンＯＰｉ　との間に
も設けられているものである。但し、主テストピンＴＰ
Ｍ　及び副テストピンＴＰＳ　は全てのテスト回路９に
共通に設けることができるものである。セレクタ１６は
主テストピンＴＰＭ　がハイレベルの場合には内部ブロ
ック２の出力信号を選択して出力するが、ローレベルの
場合にはバッファ回路１１の出力信号を選択して出力す
る。ゲート回路１７は主テストピンＴＰＭ　がローレベ
ルで且つ副テストピンＴＰＳがハイレベルの場合にのみ
ローレベルを出力し、それ以外の場合にはハイレベルを
出力する。そして、バッファ回路１３はゲート回路１７
の出力がハイレベルの場合には導通状態となるが、ゲー
ト回路１７の出力がローレベルの場合には非導通状態と
なる。これがハイインピーダンスモードである。主テス
トピンＴＰＭ　及び副テストピンＴＰＳ　はそれぞれ抵
抗１８、１９を介してＩＣ１の内部電源（図示せず）に
接続されている。

【００１０】さて、図１の構成において、主テストピン
ＴＰＭ　及び副テストピンＴＰＳ　は、それぞれ抵抗１
８、１９によりプルアップされているので、ハイレベル
であり、従ってセレクタ１６は内部ブロック２の出力信
号を選択する状態にあり、またバッファ回路１３は導通
状態にある。これにより入力ピンＩＰ１　〜ＩＰｎ　か
ら入力された信号は内部ブロック２により所定の処理が
施されて出力ピンＩＰ１　〜ＩＰｎ　から出力される。 これが通常動作モードである。

【００１１】実装テストを行う場合には主テストピンＴ
ＰＭ　を接地する。これによってセレクタ１６は入力ピ
ンＩＰｎ　からの信号を選択する状態になされ、テスト
モードとなる。即ち、主テストピンＴＰＭ　は通常動作
モードからテストモードへの切り替え、及びテストモー
ドから通常動作モードへの切り替えを行うために設けら
れたピンなのである。そして、テストモードにおいて副
テストピンＴＰＳ　を接地するとゲート回路１７の入力
は共にローレベルとなるので、バッファ回路１３は導通
状態となる。これがスルーモードであり、この状態にお
いて入力ピンＩＰｎ　側の印刷配線部に所定の信号を印
加して出力ピンＯＰｎ　側の印刷配線部にどのような信
号が現れるかを観察することによって実装テストを行う
ことができる。即ち、スルーモードにおいては入力ピン
ＩＰｎ　と出力ピンＯＰｎ　とはスルー状態にあるから
、出力ピンＯＰｎ　側の印刷配線部で入力ピンＩＰｎ　
側に印加した信号と同じ信号が得られた場合には当該入
力ピンＩＰｎ　及び出力ピンＯＰｎ　は共にハンダ付け
は良好であることを確認することができる。他の入力ピ
ン、出力ピンについても同様である。テストモードにお
いて副テストピンＴＰＳ　をハイレベルに保つとバッフ
ァ回路１３は非導通状態となるので、ハイインピーダン
スモードとなる。このハイインピーダンスモードは他の
ＩＣの実装テストを行う場合に用いられる。即ち、一連
の所望の信号処理を行う場合、単独のＩＣで全ての信号
処理を行うのではなく、複数のＩＣを用いるのが通常で
ある。図３はその一例を示す図であり、二つのＩＣ１１
，１２　を用いて一連の所望の信号処理を行う場合の構
成であるが、このような構成においてＩＣ１２　の実装
テストを行う際にＩＣ１１　の出力インピーダンスが低
い場合には実装テストに悪影響を及ぼす可能性がある。 そこで、ＩＣ１２　の実装テストを行う際にはＩＣ１１
　の出力インピーダンスをハイインピーダンスにする必
要があるのであり、上述したハイインピーダンスモード
はこのような場合に使用されるのである。

【００１２】なお、ＩＣ１がＣＰＵＩ／Ｆを備える場合
、ＣＰＵＩ／Ｆのピンと適当なピンとの間に上記のテス
ト回路９を設けることによって実装テストを行うことが
できることは当然であるが、当該テスト回路９を設ける
ことによってピン数が非常に多くなり、その結果コスト
が著しく上昇することが予測される場合には、ＣＰＵＩ
／ＦのテストはＣＰＵを動作させることによって行うこ
とができるので、当該テスト回路９を省略してもよい。

【００１３】以上のように図１の構成によれば、ＩＣに
簡単なテスト回路を設けるだけでよいので安価に作成す
ることができる。また実装テストはテストピンを接地し
、入力ピン側の印刷配線部に任意の信号を印加し、その
ときに出力ピン側の印刷配線部にどのような信号が得ら
れるかを観察すればよいので、従来のように複雑な信号
パターンを設定する必要はなく、非常に容易に一つ一つ
のピンについてハンダ付けの良／不良を検査することが
できる。

【００１４】次に本発明の第２の実施例について図４を
参照して説明する。この実施例は図２に示す構成におい
て、副テストピンＴＰＳ　を入力ピンＩＰｎ　と共用し
たものである。バッファ回路１３、セレクタ１６、ゲー
ト回路１７の動作は上述した動作を行う。従って、主テ
ストピンＴＰＭ　を接地してテストモードに設定し、副
テストピンＴＰＳ　を接地してスルーモードとし、この
とき出力ピンＯＰｎ　に接地電位が現れればハンダ付け
は良好であることが確認できる。

【００１５】この構成によれば副テストピンＴＰＳ　は
入力ピンＩＰと共用するので、新たに設けるピンは主テ
ストピンＴＰＭ　だけでよく、当該ＩＣのピン数を必要
最小限に押さえることができる。

【００１６】図５は本発明の第３の実施例を示す図であ
り、出力ピン数が入力ピン数より多い場合の構成例を示
す図である。図中、１はＩＣ、２は内部ブロック、２０
はテスト回路、２１〜２８はバッファ回路、２９〜３１
はセレクタ、３２はゲート回路、３３、３４は抵抗を示
す。なお、図５において副テストピンＴＰＳ　は抵抗３
４によりプルアップされているが、入力ピンＩＰ１と共
用できることは明らかである。

【００１７】図５において、出力ピン数ｍは入力ピン数
ｎより多く、一つの入力ピンに複数の出力ピンが対応付
けられている。図においては入力ピンＩＰ１　に３つの
出力ピンＯＰ１　〜ＯＰ３　が対応付けられている。セ
レクタ２９は内部ブロック２の一つの出力とバッファ回
路２２の出力とを入力し、主テストピンＴＰＭ　がハイ
レベルの場合には内部ブロック２の出力信号を選択して
出力し、ローレベルの場合にはバッファ回路２２の出力
信号を選択して出力する。セレクタ３０、３１について
も同様である。ゲート回路３２は主テストピンＴＰＭ　
がローレベルで且つ副テストピンＴＰＳがハイレベルの
場合にのみローレベルを出力し、それ以外の場合にはハ
イレベルを出力する。そして、バッファ回路２４，２５
，２６はゲート回路３２の出力がハイレベルの場合には
導通状態となるが、ローレベルの場合には非導通状態と
なる。

【００１８】当該ＩＣ１が通常使用される場合には主テ
ストピンＴＰＭ　にはどのような信号も印加されないの
で、抵抗３３により内部電源にプルアップされているこ
とによりハイレベルとなり、セレクタ２９〜３１は全て
内部ブロック２の出力を選択する状態となり、且つバッ
ファ回路２４〜２６は副テストピンＴＰＳ　の状態の如
何に拘らず導通状態となる。これが通常動作モードであ
る。

【００１９】実装テストを行う場合には主テストピンＴ
ＰＭ　を接地する。これによりセレクタ２９〜３１はバ
ッファ回路２２の出力を選択する状態となる。これがテ
ストモードであり、このとき副テストピンＴＰＳ　がハ
イレベルである場合にはバッファ回路２４〜２６は非導
通状態となりハイインピーダンスモードになるが、副テ
ストピンＴＰＳ　がローレベルである場合にはバッファ
回路２４〜２６は導通状態となりスルーモードとなる。 従って、主テストピンＴＰＭ　及び副テストピンＴＰＳ
　を共にローレベルとしてテスト回路２０をスルーモー
ドに設定し、入力ピンＩＰ１　側の印刷配線部に任意の
信号を入力したときに出力ピンＯＰ１　〜ＯＰ３　側の
印刷配線部においてどのような信号が得られるかを観察
することによってハンダ付けの良／不良をテストするこ
とができる。即ち、出力ピンＯＰ１　〜ＯＰ３　側の全
ての印刷配線部から入力信号と同じ信号が得られた場合
には、入力ピンＩＰ１　及び出力ピンＯＰ１　〜ＯＰ３
　のハンダ付けが良好であると判断することができ、例
えば出力ピンＯＰ１　側の印刷配線部からは入力信号と
同じ信号が得られるが、出力ピンＯＰ２，ＯＰ３　側の
印刷配線部からは入力信号と同じ信号が得られない場合
には、出力ピンＯＰ２，ＯＰ３　のハンダ付けが不良で
あると判断することができ、出力ピンＯＰ１　〜ＯＰ３
側の全ての印刷配線部から入力信号と同じ信号が得られ
ない場合には、入力ピンＩＰ１　及び出力ピンＯＰ１　
〜ＯＰ３の全てのハンダ付けが不良であると判断するこ
とができる。

【００２０】なお、以上のように一つの入力ピンに対し
て複数の出力ピンを対応付ける場合には、これら複数の
出力ピンは互いに隣接しない出力ピンを選択するのが望
ましい。即ち、出力ピン数が多い場合には複数の出力ピ
ンが隣接して配設されるようになり、その場合ハンダ付
けによって隣接する出力ピン同士が短絡する可能性も生
じる。従って実装テスト時に出力ピンから入力信号と同
じ信号が得られた場合であってもハンダ付けが良好であ
ると即断することはできず、ハンダによる出力ピンの短
絡によって隣接する出力ピンからの信号を観察している
場合も考えられる。そこで、複数の出力ピンとして隣接
する出力ピンを選択するのではなく、例えば一つおきの
出力ピンを選択して一つの入力ピンと対応付けることに
よって、ハンダによる出力ピンの短絡による誤動作を回
避することができる。なお、双方向性のピンについては
実装テストに関しては、入力ピンとして設定してもよい
し、出力ピンとして設定してもよいことは上述したと同
様である。以上のように本実施例によれば出力ピン数が
入力ピン数より多い場合においても簡単な回路を設ける
だけで、容易に実装テストを行うことができる。

【００２１】図６は本発明の第４の実施例を示す図であ
り、入力ピン数が出力ピン数より多い場合の構成例を示
す図である。図中、１はＩＣ、２は内部ブロック、４０
はテスト回路、４１〜４９はバッファ回路、５０〜５２
はセレクタ、５３はゲート回路、５４〜５６は抵抗を示
す。なお、図６において副テストピンＴＰＳ１及びＴＰ
Ｓ２はそれぞれ抵抗５５，５６によりプルアップされて
いるが、入力ピンＩＰと共用できることは明らかである
。

【００２２】さて、入力ピン数が出力ピン数より多い場
合には一つの出力ピンに複数の入力ピンを対応付けるこ
とになるが、実装テストを行う際には一つの出力ピンに
対応付けられた複数の入力ピンの中の一つの入力ピンだ
けを当該出力ピンとの間でスルー状態にすることが望ま
れる。なぜなら複数の入力ピンの全てを一つの出力ピン
との間で同時にスルー状態にすることは可能ではあるが
、その場合にはこれらの入力ピン同士もスルー状態とな
るので、一つの入力ピンから実装テストのための信号を
入力した場合に出力ピンばかりでなく他の入力ピンから
も当該入力信号が出力されることなるが、これは入力ピ
ンが出力ピンとして扱われることに他ならず、望ましい
ことではないからである。

【００２３】従って、複数の入力ピンを一つの出力ピン
に対応させる場合には、通常動作モードとテストモード
の切り替えを行うための主テストピンＴＰＭ　を設ける
必要があることは当然であるが、テストモードにおいて
一つの出力ピンに対応付けられた複数の入力ピンの中の
一つを出力ピンとの間でスルー状態にするために副テス
トピンＴＰＳ　を複数本設ける必要がある。そしてその
際にピン数を必要最小限にすることが望まれるが、その
ためには副テストピンＴＰＳ　を何等かの規則に則って
設けるようにすればよい。

【００２４】そこで、本発明においては図６に示すよう
に、最終段のセレクタ５０は内部ブロック２の出力と前
段のセレクタ５１の出力とを入力とし、セレクタ５１は
バッファ回路４２の出力と前段のセレクタ５２の出力と
を入力とし、初段のセレクタ５２はバッファ回路４３と
４４の出力を入力とするように接続する。そして、最終
段のセレクタ５０の選択信号の切り替えは主テストピン
ＴＰＭ　に印加する信号で制御するが、副テストピンは
ＴＰＳ１，ＴＰＳ２の二つを設け、初段のセレクタ５２
の選択信号の切り替えは副テストピンＴＰＳ１に印加す
る信号で制御し、次段のセレクタ５１の選択信号の切り
替えは副テストピンＴＰＳ２に印加する信号で制御する
ようにする。

【００２５】図６においては３つの入力ピンＩＰ１　〜
ＩＰ３　が一つの出力ピンＯＰ１　に対応付けられてい
るが、当該出力ピンＯＰ１　に４つの入力ピンＩＰ１　
〜ＩＰ４　を対応付ける場合には、セレクタ５０と５１
の間にもう一つのセレクタを配置し、該セレクタにはセ
レクタ５１の出力と入力ピンＩＰ４　に接続されたバッ
ファ回路の出力とを入力させ、その出力をセレクタ５０
の一方の入力となるように接続すると共に、副テストピ
ンＴＰ３　を設け、該テストピンＴＰ３　に印加する信
号により当該セレクタの選択信号の切り替えを制御する
ようにすればよい。５つ以上の入力ピンを一つの出力ピ
ンに対応付ける場合も同様である。

【００２６】ゲート回路５３は、主テストピンＴＰＭ　
がローレベルの場合において、全ての副テストピンＴＰ
Ｓがハイレベルである場合にはローレベルを出力し、そ
れ以外の場合にはハイレベルを出力する。そしてバッフ
ァ回路４６は、ゲート回路５３の出力がハイレベルの場
合にはスルー状態となり、ローレベルの場合にはハイイ
ンピーダンス状態となる。

【００２７】当該ＩＣ１が通常使用される場合には主テ
ストピンＴＰＭ　にはどのような信号も印加されないの
で、抵抗４７により内部電源にプルアップされているこ
とによりハイレベルとなり、セレクタ５０は内部ブロッ
ク２の出力を選択する状態となり、且つバッファ回路４
６は副テストピンＴＰＳ１，ＴＰＳ２の状態の如何に拘
らず導通状態となる。これが通常動作モードである。

【００２８】実装テストを行う場合には主テストピンＴ
ＰＭ　を接地する。これによりセレクタ５０はセレクタ
５１の出力を選択する状態となる。これがテストモード
である。

【００２９】そしてテストモードにおいて、副テストピ
ンＴＰＳ１，ＴＰＳ２が共にハイレベルである場合には
バッファ回路４６は非導通状態となりハイインピーダン
スモードになる。副テストピンＴＰＳ１がローレベル、
副テストピンＴＰＳ２がハイレベルである場合にはセレ
クタ５１ではバッファ回路４２の出力が選択され、セレ
クタ５０ではセレクタ５１の出力が選択され、更にバッ
ファ回路４６はスルー状態となるので、入力ピンＩＰ３
　と出力ピンＯＰ１　との間がスルー状態となる。副テ
ストピンＴＰＳ１がハイレベル、副テストピンＴＰＳ２
がローレベルである場合にはセレクタ５２ではバッファ
回路４３の出力が選択され、セレクタ５１ではセレクタ
５２の出力が選択され、セレクタ５０ではセレクタ５１
の出力が選択され、バッファ回路４６はスルー状態とな
るので、入力ピンＩＰ２と出力ピンＯＰ１　との間がス
ルー状態となる。 また、副テストピンＴＰＳ１，ＴＰＳ２が共にローレベ
ルである場合にはセレクタ５２ではバッファ回路４４の
出力が選択され、セレクタ５１ではセレクタ５２の出力
が選択され、セレクタ５０ではセレクタ５１の出力が選
択され、バッファ回路４６はスルー状態となるので、入
力ピンＩＰ１　と出力ピンＯＰ１　との間がスルー状態
となる。

【００３０】従って、主テストピンＴＰＭ　をローレベ
ルとしてテストモードに設定した状態において、副テス
トピンＴＰＳ１，ＴＰＳ２を適宜接地することによって
、入力ピンＩＰ１　〜ＩＰ３　の中の所望の入力ピンの
みを出力ピンＯＰ１　との間でスルー状態にすることが
でき、そのときに当該入力ピン側の印刷配線部からテス
ト信号を入力し、そのときに出力ピンＯＰ１　側の印刷
配線部で得られる信号を観察することによって当該入力
ピン及び出力ピンＯＰ１　のハンダ付けの良／不良を検
査することができる。

【００３１】以上のように入力ピン数が出力ピン数より
多い場合においても簡単なテスト回路を設けるだけで容
易に実装テストを行うことができる。しかもセレクタの
設け方に規則性を持たせたので、副テストピンのピン数
を必要最小限とすることができるばかりでなく、テスト
モードの統一を図ることができテスト回路の設計が容易
になる。以上、本発明の実施例について説明したが、本
発明は上記実施例に限定されるものではなく、種々の変
形が可能であることは明らかである。

【００３２】

【発明の効果】以上の説明から明らかなように、本発明
によれば、ＩＣ内に実装テストのための回路を備えるの
で、１ピン毎の実装テストを容易に、確実に且つ短時間
で行うことができる。また、テスト回路は簡単な回路で
構成でき、しかもピン数の増加を必要最小限にできるの
でコストの上昇を押さえることができる。

【図面の簡単な説明】

【図１】　　本発明の構成を示す図である。

【図２】　　本発明の第１の実施例の構成を示す図であ
る。

【図３】　　ハイインピーダンスモードの必要性を説明
するための図である。

【図４】　　本発明の第２の実施例の構成を示す図であ
る。

【図５】　　本発明の第３の実施例の構成を示す図であ
る。

【図６】　　本発明の第４の実施例の構成を示す図であ
る。

【符号の説明】

１…ＩＣ、２…内部ブロック、９…テスト回路、１０〜
１５…バッファ回路、１６…セレクタ、１７…ゲート回
路、１８、１９…抵抗、ＩＰ…入力ピン、ＯＰ…出力ピ
ン、ＴＰＭ　…主テストピン、ＴＰＳ　…副テストピン
。

Claims (5)

【特許請求の範囲】
1. 【請求項１】　　集積回路の本来の機能を有する内部ブ
   ロックと、当該集積回路の入力端子及び出力端子の実装
   テストを行うためのテスト回路とを備えることを特徴と
   する集積回路。
2. 【請求項２】　　前記テスト回路は、テスト信号が入力
   される少なくとも二つのテスト端子と、集積回路の入力
   端子から入力された信号または前記内部ブロックの出力
   信号のいずれかを選択して出力するセレクタと、前記セ
   レクタの出力信号をいずれか一つの出力端子に接続する
   バッファ回路と、前記テスト端子に印加される第１テス
   ト信号と第２テスト信号のレベルが所定の状態である場
   合に第１の信号を、その他の場合には第２の信号を出力
   するテスト信号判別回路を備え、前記セレクタは第１テ
   スト信号が所定のレベルの場合に集積回路の入力端子か
   らの信号を、他の所定のレベルの場合には前記内部ブロ
   ックの出力信号をそれぞれ選択して出力し、前記バッフ
   ァ回路は前記テスト信号判別回路の出力が第１の信号で
   ある場合にはスルー状態となり、第２の信号の場合には
   ハイインピーダンス状態となることを特徴とする請求項
   １記載の集積回路。
3. 【請求項３】　　前記第２テスト信号が入力されるテス
   ト端子は前記内部ブロックの入力端子と共用されること
   を特徴とする請求項２記載の集積回路。
4. 【請求項４】　　複数のセレクタの一方に集積回路の一
   つの入力端子が共通に接続されるテスト回路において、
   当該セレクタには前記第１テスト信号が共通に印加され
   、且つ当該セレクタと各出力端子を接続するバッファ回
   路には前記テスト信号判別回路の出力が共通に印加され
   ることを特徴とする請求項２記載の集積回路。
5. 【請求項５】　　複数の入力端子が一つの出力端子に割
   り当てられるテスト回路において、前記複数の入力端子
   のいずれか一つを選択する入力端子選択手段と、前記入
   力端子選択手段の出力を一方の入力とし、前記内部ブロ
   ックの出力を他方の入力とするセレクタと、前記セレク
   タと一つの出力端子を接続するバッファ回路とを備え、
   前記入力端子選択手段は当該入力端子に対応して設けら
   れたテスト端子に印加された第２テスト信号が前記所定
   のレベルの場合に対応する入力端子を選択し、前記セレ
   クタは前記第１テスト信号が前記所定のレベルの場合に
   は前記入力端子選択手段からの信号を、前記他の所定の
   レベルの場合には前記内部ブロックからの信号を選択し
   て出力し、前記バッファ回路は前記テスト信号判別回路
   の出力が前記第１の信号の場合にはスルー状態となり、
   前記第２の信号の場合にはハイインピーダンス状態とな
   ることを特徴とする請求項２記載の集積回路。