JPH04337732A - パターン形成法 - Google Patents
パターン形成法Info
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- JPH04337732A JPH04337732A JP3110130A JP11013091A JPH04337732A JP H04337732 A JPH04337732 A JP H04337732A JP 3110130 A JP3110130 A JP 3110130A JP 11013091 A JP11013091 A JP 11013091A JP H04337732 A JPH04337732 A JP H04337732A
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- JP
- Japan
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- pattern
- mask
- resist
- phase shifter
- patterns
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- Pending
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Landscapes
- Preparing Plates And Mask In Photomechanical Process (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はレジストを用いたパター
ン形成法に関し、特に０．５μｍ以下の微細寸法を必要
とする化合物半導体装置の製造に用いるホトレジストの
パタ−ン形成法に関する。
ン形成法に関し、特に０．５μｍ以下の微細寸法を必要
とする化合物半導体装置の製造に用いるホトレジストの
パタ−ン形成法に関する。
【０００２】
【従来の技術】半導体製造プロセスでホトリソグラフィ
は寸法の微細化を進める上で主要の技術として位置づけ
られている。現在、最小寸法、０．４から０．５μｍま
では通常のｉ線かエキシマレ−ザのステ−パで対処出来
るが、これ以下の寸法のレジストパタ−ンを形成する場
合は、スル−プットの落ちる電子線描画装置を用いる必
要があった。これに対して、従来のステ−パを用いて、
この利用技術の改良を図った、位相シフト法が提案され
、検討がなされている。これは、例えば日経マイクロデ
バイセス、１９９０年７月号、１０８ページから１１４
ページに述べられている。これから分かるように、この
位相シフト法はパターンが規則正しく並んでいたり、密
集している場合のレチクルに適用されてきた。しかし、
例えば、ＧａＡｓＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｃｈ
ｏｔｔｋｙ ＦｅｉｌｄＥｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）やこれを用いたＩＣのゲートパターンのよ
うに比較的孤立した微細寸法のパタ−ン群からなるマス
クには従来の位相シフト法では効果が上がらず使われて
いなかった。
は寸法の微細化を進める上で主要の技術として位置づけ
られている。現在、最小寸法、０．４から０．５μｍま
では通常のｉ線かエキシマレ−ザのステ−パで対処出来
るが、これ以下の寸法のレジストパタ−ンを形成する場
合は、スル−プットの落ちる電子線描画装置を用いる必
要があった。これに対して、従来のステ−パを用いて、
この利用技術の改良を図った、位相シフト法が提案され
、検討がなされている。これは、例えば日経マイクロデ
バイセス、１９９０年７月号、１０８ページから１１４
ページに述べられている。これから分かるように、この
位相シフト法はパターンが規則正しく並んでいたり、密
集している場合のレチクルに適用されてきた。しかし、
例えば、ＧａＡｓＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｃｈ
ｏｔｔｋｙ ＦｅｉｌｄＥｆｆｅｃｔ Ｔｒａｎｓ
ｉｓｔｏｒ）やこれを用いたＩＣのゲートパターンのよ
うに比較的孤立した微細寸法のパタ−ン群からなるマス
クには従来の位相シフト法では効果が上がらず使われて
いなかった。
【０００３】
【発明が解決しようとする課題】本発明は、上記の問題
点を解決し、孤立の微細レジストパタ−ンを位相シフト
法を適用して形成することを目的とする。
点を解決し、孤立の微細レジストパタ−ンを位相シフト
法を適用して形成することを目的とする。
【０００４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によるレジストパタ−ン形成技術は以下の
手段を用いている。
めに、本発明によるレジストパタ−ン形成技術は以下の
手段を用いている。
【０００５】微細パタ−ンを含む孤立のレジストパタ−
ン群を形成するにはマスクに位相シフタを含むパターン
群を使用する。約０．４ミクロンより小さいレジストパ
タ−ンはマスクの位相シフタのエッジに出来る急峻な光
強度分布を用いてレジストパタ−ンを形成し、この位相
シフタのエッジに出来た不必要な部分を、他のマスクパ
ターンによる重ね照射で除去する方法を用いて所望のパ
ターンを形成する方法によっている。
ン群を形成するにはマスクに位相シフタを含むパターン
群を使用する。約０．４ミクロンより小さいレジストパ
タ−ンはマスクの位相シフタのエッジに出来る急峻な光
強度分布を用いてレジストパタ−ンを形成し、この位相
シフタのエッジに出来た不必要な部分を、他のマスクパ
ターンによる重ね照射で除去する方法を用いて所望のパ
ターンを形成する方法によっている。
【０００６】
【作用】ガラス基板１０１上の位相シフタ１０２（位相
角１８０°の場合）のエッジ部の光強度分布を計算機シ
ミュレ−ションで求めた結果を図１に示す。エッジ部で
は光強度分布が急峻で、中心の光強度はゼロになること
がわかる。このマスクでポジレジストを露光した場合に
はレジストの厚さが目減りすること無く、０．３μｍ以
下の寸法のレジストパタ−ンをマスクの輪郭部に形成で
きる。ネガレジストの場合は、レジスト溝（スペース）
を形成できる。図１の光強度分布は急峻なので、露光量
に対するレジスト寸法シフトは少ない。このため、０．
３μｍ以下の寸法は露光量を制御することによって容易
に実現できる。
角１８０°の場合）のエッジ部の光強度分布を計算機シ
ミュレ−ションで求めた結果を図１に示す。エッジ部で
は光強度分布が急峻で、中心の光強度はゼロになること
がわかる。このマスクでポジレジストを露光した場合に
はレジストの厚さが目減りすること無く、０．３μｍ以
下の寸法のレジストパタ−ンをマスクの輪郭部に形成で
きる。ネガレジストの場合は、レジスト溝（スペース）
を形成できる。図１の光強度分布は急峻なので、露光量
に対するレジスト寸法シフトは少ない。このため、０．
３μｍ以下の寸法は露光量を制御することによって容易
に実現できる。
【０００７】
【実施例】以下、本発明を実施例により詳細に説明する
。
。
【０００８】〔実施例１〕ＧａＡｓＩＣやＬＳＩに使用
されるＭＥＳＦＥＴのゲート層パターンを図２に示す。 これには２個のゲートパターンの例を示し、各ゲートパ
ターンは０．３μｍのゲート長（Ｌｇ）のＦＥＴ部１と
電極取り出し用のパッド部２から成る。Ｃｒ等を遮光部
に用いた従来のマスクパターンではｉ線ホトリソグラフ
ィの解像度限界のためにこの様に細いゲ−ト長パターン
をレジスト上に転写することができなかったが、本発明
によるパターン形成法ではこれを可能にした。この方法
を以下に述べる。
されるＭＥＳＦＥＴのゲート層パターンを図２に示す。 これには２個のゲートパターンの例を示し、各ゲートパ
ターンは０．３μｍのゲート長（Ｌｇ）のＦＥＴ部１と
電極取り出し用のパッド部２から成る。Ｃｒ等を遮光部
に用いた従来のマスクパターンではｉ線ホトリソグラフ
ィの解像度限界のためにこの様に細いゲ−ト長パターン
をレジスト上に転写することができなかったが、本発明
によるパターン形成法ではこれを可能にした。この方法
を以下に述べる。
【０００９】図３と図４は図２に示したゲート層パター
ンを得るために実施した例を示す。これらは二枚のマス
クパターンを示し、二枚のマスクから得られる合成像に
よってウエーハ上にゲートパターンが形成できる様にな
っている。図３はガラス基板１１上にＣｒや酸化クロム
等からなる遮光部のパッドパターン１２と、シリコン酸
化膜からなる位相シフトパターン（位相シフタ）１３か
ら構成されたマスク＃Ａを示す。同図から分かるように
、位相シフトパターン１３とＣｒのパッド部パタ−ン１
２は一部分に重なった領域があり、これらは別々の工程
で形成されるものである。また図４はガラス基板２１上
にＣｒや酸化クロム等からなる遮光部の層２２に孔開け
パターン２３が形成されたマスク＃Ｂを示す。Ｃｒや酸
化クロムの層は光の透過を完全に遮断し、シリコン酸化
膜からなる位相シフタの層は光を完全に透過させるが光
の位相を遅らす役割を持っていて、この例では位相差が
１８０°になるように位相シフタの層の厚さを決めてい
る。合わせマーク１０，２０はそれぞれのマスクに配列
されている。この二枚のマスクを用いてウエーハ上のレ
ジストにパターンを転写した例を図５と図６に示す。 図５は図３に示したマスク＃Ａを用いて露光したポジ型
のレジストパターン３１，３２を示す。位相シフタを用
いた原理を図１で述べた様に、図３の位相シフトパター
ン１３を含むマスクによってウエ−ハ上に露光すると位
相シフトパターンの輪郭にレジストパターン３２が約０
．３μｍの幅の寸法で形成される。マスク＃Ａでは不要
な領域３３，３４のレジストパターンが同時に形成され
てしまうが、これらを除去して２個のゲートパターンに
分けるために図４に示したマスク＃Ｂを用いて露光をす
る。この２回の露光のあとに現像処理を行ない、図６に
示したように所望の寸法を持つゲートパタ−ン３６，３
７をウエーハ上にえる。
ンを得るために実施した例を示す。これらは二枚のマス
クパターンを示し、二枚のマスクから得られる合成像に
よってウエーハ上にゲートパターンが形成できる様にな
っている。図３はガラス基板１１上にＣｒや酸化クロム
等からなる遮光部のパッドパターン１２と、シリコン酸
化膜からなる位相シフトパターン（位相シフタ）１３か
ら構成されたマスク＃Ａを示す。同図から分かるように
、位相シフトパターン１３とＣｒのパッド部パタ−ン１
２は一部分に重なった領域があり、これらは別々の工程
で形成されるものである。また図４はガラス基板２１上
にＣｒや酸化クロム等からなる遮光部の層２２に孔開け
パターン２３が形成されたマスク＃Ｂを示す。Ｃｒや酸
化クロムの層は光の透過を完全に遮断し、シリコン酸化
膜からなる位相シフタの層は光を完全に透過させるが光
の位相を遅らす役割を持っていて、この例では位相差が
１８０°になるように位相シフタの層の厚さを決めてい
る。合わせマーク１０，２０はそれぞれのマスクに配列
されている。この二枚のマスクを用いてウエーハ上のレ
ジストにパターンを転写した例を図５と図６に示す。 図５は図３に示したマスク＃Ａを用いて露光したポジ型
のレジストパターン３１，３２を示す。位相シフタを用
いた原理を図１で述べた様に、図３の位相シフトパター
ン１３を含むマスクによってウエ−ハ上に露光すると位
相シフトパターンの輪郭にレジストパターン３２が約０
．３μｍの幅の寸法で形成される。マスク＃Ａでは不要
な領域３３，３４のレジストパターンが同時に形成され
てしまうが、これらを除去して２個のゲートパターンに
分けるために図４に示したマスク＃Ｂを用いて露光をす
る。この２回の露光のあとに現像処理を行ない、図６に
示したように所望の寸法を持つゲートパタ−ン３６，３
７をウエーハ上にえる。
【００１０】〔実施例２〕次に、本発明による他の実施
例を図７と図８により説明する。
例を図７と図８により説明する。
【００１１】これは、実施例１で説明した例よりも位置
精度の高いパターン形成を必要とする場合に適する例を
示す。図７のマスクは位相シフタ４１，４２，４３とＣ
ｒマスク４４，４５，４６から構成されている。位相シ
フタで形成するＦＥＴのゲート部は同図から分かるよう
に各シフタの同一方向の辺を使うために、位相シフタの
加工精度がＦＥＴの合わせ精度に現れにくいようにして
ある。図８は図６と同様に不要なレジストパターンを消
すためのマスクパターンでＣｒマスクに窓５１，５２，
５３が開いている構成である。
精度の高いパターン形成を必要とする場合に適する例を
示す。図７のマスクは位相シフタ４１，４２，４３とＣ
ｒマスク４４，４５，４６から構成されている。位相シ
フタで形成するＦＥＴのゲート部は同図から分かるよう
に各シフタの同一方向の辺を使うために、位相シフタの
加工精度がＦＥＴの合わせ精度に現れにくいようにして
ある。図８は図６と同様に不要なレジストパターンを消
すためのマスクパターンでＣｒマスクに窓５１，５２，
５３が開いている構成である。
【００１２】〔実施例３〕続いて、本発明を用いてデユ
アルゲ−トパタ−ン６１，６２を形成するための実施例
を示す。従来の１本のゲートに近接して制御用のゲート
をもつデユアルゲ−トＦＥＴは両ゲートの間隔が近いほ
ど高感度になる。そこで図９のようにマスク＃Ａには本
発明による位相シフタ６３とＣｒマスク６４，６５を配
置した。この構成での位相シフタの最小寸法Ｌｐはウエ
ーハ上で０．５μｍである。これによって得られたレジ
ストパターン寸法は図１０のようにゲート長０．３μｍ
、スペース０．３μｍの近接したデユアルゲ−トパタ−
ン８１，８２が容易に形成される。不要な部分のレジス
トは実施例１と同様に別マスクを持ちいて露光すれば良
い。ＧａＡｓ基板８４上のＷＳｉのゲートメタル８３は
このレジストパターン８１，８２をマスクにして加工さ
れ、デユアルゲ−トが形成される。
アルゲ−トパタ−ン６１，６２を形成するための実施例
を示す。従来の１本のゲートに近接して制御用のゲート
をもつデユアルゲ−トＦＥＴは両ゲートの間隔が近いほ
ど高感度になる。そこで図９のようにマスク＃Ａには本
発明による位相シフタ６３とＣｒマスク６４，６５を配
置した。この構成での位相シフタの最小寸法Ｌｐはウエ
ーハ上で０．５μｍである。これによって得られたレジ
ストパターン寸法は図１０のようにゲート長０．３μｍ
、スペース０．３μｍの近接したデユアルゲ−トパタ−
ン８１，８２が容易に形成される。不要な部分のレジス
トは実施例１と同様に別マスクを持ちいて露光すれば良
い。ＧａＡｓ基板８４上のＷＳｉのゲートメタル８３は
このレジストパターン８１，８２をマスクにして加工さ
れ、デユアルゲ−トが形成される。
【００１３】〔実施例４〕つぎに、一枚のマスクを用い
て、これをずらして２回露光し所望の微細パターンを形
成する実施例を図１１と図１２を用いて説明する。これ
は一枚のマスクの中に位相シフタ９１とＣｒパターン９
２、及び不要なレジストパターンを消すためのＣｒパタ
ーン９３，さらに、このＣｒパターン９３を消すための
ブランクパターン９４から構成され、図１１に示すよう
に各々のパターンは距離Ｓの間隔で配列されている。こ
のマスクを持ちいて所望のパターンを得るための説明図
を図１２に示す。これはレジストパターンの図である。 まず、図１１のマスクを転写すると実線で示したレジス
トパターン９５，９６，９７が形成される。続いて、同
じマスクを距離Ｓだけずらして（図では左側に）露光す
ると破線で示した位置にパターン９８，９９，１００が
ずれるので、二度露光される部分のレジストが無くなっ
て、この例では所望の１個のゲートパターン５が得られ
る。この実施例では、マスクのずらす方向を左右の例で
述べたが、これに限定されるものではない。また、図１
１から分かるように１個のパターンを得るためには幅Ｗ
の領域が必要で、これは例えば、ウエ−ハ上で位相シフ
タの幅は約２μｍ、両パタ−ン間隔Ｓは約５μｍ、幅Ｗ
は約１５μｍの値になる。これは例えば単体のＦＥＴや
ＳＳＩレベルの孤立したゲートパターンの場合に十分使
用でき、実施例１で述べたように２枚マスクを必要とし
ない大きな特徴がある。
て、これをずらして２回露光し所望の微細パターンを形
成する実施例を図１１と図１２を用いて説明する。これ
は一枚のマスクの中に位相シフタ９１とＣｒパターン９
２、及び不要なレジストパターンを消すためのＣｒパタ
ーン９３，さらに、このＣｒパターン９３を消すための
ブランクパターン９４から構成され、図１１に示すよう
に各々のパターンは距離Ｓの間隔で配列されている。こ
のマスクを持ちいて所望のパターンを得るための説明図
を図１２に示す。これはレジストパターンの図である。 まず、図１１のマスクを転写すると実線で示したレジス
トパターン９５，９６，９７が形成される。続いて、同
じマスクを距離Ｓだけずらして（図では左側に）露光す
ると破線で示した位置にパターン９８，９９，１００が
ずれるので、二度露光される部分のレジストが無くなっ
て、この例では所望の１個のゲートパターン５が得られ
る。この実施例では、マスクのずらす方向を左右の例で
述べたが、これに限定されるものではない。また、図１
１から分かるように１個のパターンを得るためには幅Ｗ
の領域が必要で、これは例えば、ウエ−ハ上で位相シフ
タの幅は約２μｍ、両パタ−ン間隔Ｓは約５μｍ、幅Ｗ
は約１５μｍの値になる。これは例えば単体のＦＥＴや
ＳＳＩレベルの孤立したゲートパターンの場合に十分使
用でき、実施例１で述べたように２枚マスクを必要とし
ない大きな特徴がある。
【００１４】〔実施例５〕この実施例は本発明による位
相シフタを用いてゲート長寸法の各種異なる形成法に関
する。最小の寸法は今までの実施例で述べているような
位相シフタだけのエッジ部を用いて得られる。この場合
には、開口数０．５のｉ線（波長３６５ｎｍ）用レンズ
を用いた場合、露光量を過多にすると最小寸法は０．１
μｍも可能であった。このような最小寸法から徐々に太
い寸法を得るためのマスクには図１３に示すガラス基板
７１の断面図構造にしたパターンをいれる。これは位相
シフタ７３の一辺はＣｒパターン７２の上に構成されて
いる。５対１用のマスクのＣｒパターン７２の寸法Ｌは
１．０μｍより徐々に太い寸法にするとウエーハ上のゲ
ート寸法は露光量を過多にする条件で約０．２μｍから
徐々に大きなものを得ることができる。また、この構造
はエッジを用いて形成する微細パターンの位置精度向上
にも効果がある。このパターンの位置精度は位相シフタ
の加工精度に依存する。すなわち、シフタの加工におい
てパターン寸法がずれた場合、そのずれ量の分だけ、上
記微細パターンの中心位置がずれる。Ｃｒパターン７２
の幅を位相シフタの加工精度と同等にしておけば、シフ
タエッジは常にＣｒパターン内に位置することになり、
転写される微細パターンの位置精度の低下は防止できる
。ｉ線アライナで０．６μｍ以上の寸法を形成する場合
には同図に示した構成の位相シフタ７３を用いても用い
なくても良い。
相シフタを用いてゲート長寸法の各種異なる形成法に関
する。最小の寸法は今までの実施例で述べているような
位相シフタだけのエッジ部を用いて得られる。この場合
には、開口数０．５のｉ線（波長３６５ｎｍ）用レンズ
を用いた場合、露光量を過多にすると最小寸法は０．１
μｍも可能であった。このような最小寸法から徐々に太
い寸法を得るためのマスクには図１３に示すガラス基板
７１の断面図構造にしたパターンをいれる。これは位相
シフタ７３の一辺はＣｒパターン７２の上に構成されて
いる。５対１用のマスクのＣｒパターン７２の寸法Ｌは
１．０μｍより徐々に太い寸法にするとウエーハ上のゲ
ート寸法は露光量を過多にする条件で約０．２μｍから
徐々に大きなものを得ることができる。また、この構造
はエッジを用いて形成する微細パターンの位置精度向上
にも効果がある。このパターンの位置精度は位相シフタ
の加工精度に依存する。すなわち、シフタの加工におい
てパターン寸法がずれた場合、そのずれ量の分だけ、上
記微細パターンの中心位置がずれる。Ｃｒパターン７２
の幅を位相シフタの加工精度と同等にしておけば、シフ
タエッジは常にＣｒパターン内に位置することになり、
転写される微細パターンの位置精度の低下は防止できる
。ｉ線アライナで０．６μｍ以上の寸法を形成する場合
には同図に示した構成の位相シフタ７３を用いても用い
なくても良い。
【００１５】〔実施例６〕本発明の他の実施例を図１４
と図１５で説明する。
と図１５で説明する。
【００１６】これはソースとドレインの領域を例えば高
濃度のＧａＡｓ選択成長で形成するために要求されるパ
ターン例である。図１４はレジストパターンの上面図で
レジスト２００，２０１と開口部２０２を示し、とくに
中央部のレジスト２０１の寸法は０．３μｍが要求され
ている。図１５は図１４のレジストパターンを形成する
ためのマスク構造を示す。Ｃｒマスク３０２は光が透過
する窓３０３があけられて、これを半分の領域に渡って
位相シフタ３０１で覆い隠す構成になっている。このマ
スクによって、位相シフタのエッジ部に細いレジストパ
ターンが形成できる。
濃度のＧａＡｓ選択成長で形成するために要求されるパ
ターン例である。図１４はレジストパターンの上面図で
レジスト２００，２０１と開口部２０２を示し、とくに
中央部のレジスト２０１の寸法は０．３μｍが要求され
ている。図１５は図１４のレジストパターンを形成する
ためのマスク構造を示す。Ｃｒマスク３０２は光が透過
する窓３０３があけられて、これを半分の領域に渡って
位相シフタ３０１で覆い隠す構成になっている。このマ
スクによって、位相シフタのエッジ部に細いレジストパ
ターンが形成できる。
【００１７】〔実施例７〕本発明の他の実施例を図１６
と図１７で説明する。
と図１７で説明する。
【００１８】これは１個のＦＥＴにおける２本のゲート
パタ−ンを１枚のマスクで得るためのマスクパターン例
とこれを用いて製作したＧａＡｓＭＥＳＦＥＴの電極配
置の図である。図１６のＣｒマスク４０２と位相シフタ
４０１によって露光をし、ゲ−ト電極を形成すると、図
１７に示すようにＣｒマスク４０２と位相シフタ４０１
のエッジ部に対応してそれぞれパッド部電極４０４とＦ
ＥＴゲ−ト部電極４０５，４０６の形状が得られる。ま
た、別の工程によってソース電極４０７，４０８とドレ
イン電極４０９が得られる。このＦＥＴの構造は、ゲー
ト抵抗を低めてゲート幅を長く必要とする電力用のユニ
ットとして使われ、これを多数個使って電力用ＦＥＴが
構成される。ＦＥＴゲ−ト部電極４０５，４０６をつな
いでいる電極４１０はＦＥＴの性能にほとんど関係しな
いので有っても無くても良い。
パタ−ンを１枚のマスクで得るためのマスクパターン例
とこれを用いて製作したＧａＡｓＭＥＳＦＥＴの電極配
置の図である。図１６のＣｒマスク４０２と位相シフタ
４０１によって露光をし、ゲ−ト電極を形成すると、図
１７に示すようにＣｒマスク４０２と位相シフタ４０１
のエッジ部に対応してそれぞれパッド部電極４０４とＦ
ＥＴゲ−ト部電極４０５，４０６の形状が得られる。ま
た、別の工程によってソース電極４０７，４０８とドレ
イン電極４０９が得られる。このＦＥＴの構造は、ゲー
ト抵抗を低めてゲート幅を長く必要とする電力用のユニ
ットとして使われ、これを多数個使って電力用ＦＥＴが
構成される。ＦＥＴゲ−ト部電極４０５，４０６をつな
いでいる電極４１０はＦＥＴの性能にほとんど関係しな
いので有っても無くても良い。
【００１９】
【発明の効果】本発明によるパターン形成法は、孤立パ
ターンをもつ微細パターン形成に有効である。従来、０
．３μｍ以下のゲート加工用レジストパターンはＥＢ描
画装置で作業していたが、３インチウエーハでの処理時
間は約３０分／枚であった。これに本発明によるパター
ン形成法を用いれば、同様の処理時間は５分／１枚以下
となり、大幅に時間の短縮が図れた。
ターンをもつ微細パターン形成に有効である。従来、０
．３μｍ以下のゲート加工用レジストパターンはＥＢ描
画装置で作業していたが、３インチウエーハでの処理時
間は約３０分／枚であった。これに本発明によるパター
ン形成法を用いれば、同様の処理時間は５分／１枚以下
となり、大幅に時間の短縮が図れた。
【図１】本発明の位相シフタによる光強度分布の計算値
を示す図である。
を示す図である。
【図２】本発明の実施例１のゲート層パターン図である
。
。
【図３】本発明の実施例１に用いる一方のマスクの構成
図である。
図である。
【図４】本発明の実施例１に用いる他方のマスクの構成
図である。
図である。
【図５】本発明の実施例１の図３に示したマスクを用い
て形成したレジストゲートパターン図である。
て形成したレジストゲートパターン図である。
【図６】本発明の実施例１の所望のレジストゲートパタ
ーン図である。
ーン図である。
【図７】本発明の実施例２に用いる一方のマスクの構成
図である。
図である。
【図８】本発明の実施例２に用いる他方のマスクの構成
図である。
図である。
【図９】本発明の実施例３のデュアルゲートパターン図
である。
である。
【図１０】本発明の実施例３のデュアルゲートパターン
の側断面図である。
の側断面図である。
【図１１】本発明の実施例４のマスクの構成図である。
【図１２】本発明の実施例４のマスクをずらして所望の
レジストパターンを得る説明図である。
レジストパターンを得る説明図である。
【図１３】本発明の実施例５のマスクパターンの側断面
図である。
図である。
【図１４】本発明の実施例６のレジストパターン図であ
る。
る。
【図１５】本発明の実施例６に用いるマスクパターン図
である。
である。
【図１６】本発明の実施例７のマスクパターン図である
。
。
【図１７】本発明の実施例７のＦＥＴ電極の上面図であ
る。
る。
１３，４１，４２，４３，６３，７３，９１，１０２，
３０１，４０１−−−位相シフタ、１２，２２，４４，
４５，４６，６４，６５，７２，９２，９３，４０２−
−−Ｃｒマスク、１１，２１，７１，１０−−−ガラス
基板、３２，３６，３７，８１，８２，９５−−−位相
シフタによるレジストパターン、８４−−−半導体基板
結晶、８３−−−ゲートメタル。
３０１，４０１−−−位相シフタ、１２，２２，４４，
４５，４６，６４，６５，７２，９２，９３，４０２−
−−Ｃｒマスク、１１，２１，７１，１０−−−ガラス
基板、３２，３６，３７，８１，８２，９５−−−位相
シフタによるレジストパターン、８４−−−半導体基板
結晶、８３−−−ゲートメタル。
Claims (7)
- 【請求項１】レジストにパターンを形成する工程におい
て、マスクのパターンは、遮光部と位相シフタ部からな
るパターンによって構成されるマスクであり、レジスト
に形成する微細な寸法のマスクパターンは上記位相シフ
トパターンの少なくとも一辺を用いて形成されることを
特徴とするパターン形成法。 - 【請求項２】レジストにパターンを形成する工程におい
て、マスクは少なくとも遮光部と位相シフタ部からなる
パターンと該遮光部と位相シフタ部からなるパターンに
よって形成される不要なパターンを除去するためのパタ
ーンによって構成され、該マスクから得られる合成像に
よって所望のレジストパターンを形成する請求項１記載
のパターン形成法。 - 【請求項３】上記マスクは、少なくとも２枚のマスクか
ら構成され、一方のマスクには遮光部と位相シフタ部か
らなるパターンが、他方のマスクには上記位相シフタ部
によって形成される不要なパターンを除去するためのパ
ターンが構成されているマスクにより得られる請求項１
記載のパターン形成法。 - 【請求項４】上記マスクは、１枚のマスクから構成され
、マスクの中には遮光部と位相シフタ部からなるパター
ンが、また該マスクの中には上記位相シフタ部によって
形成される不要なパターンを除去するためのパターンが
所定の位置に構成されているマスクにより得られる請求
項１記載のパターン形成法。 - 【請求項５】レジストに形成する微細な寸法のマスクパ
ターンは上記位相シフトパターンの少なくとも一辺を用
いて形成される請求項１記載のパターン形成法。 - 【請求項６】レジストに形成する微細な寸法のマスクパ
ターンは上記位相シフトパターンの少なくとも一辺と遮
光部パターンの重なる部分を用いて形成される請求項１
記載のパターン形成法。 - 【請求項７】該マスクパターンは化合物半導体装置の製
造工程において、微細な寸法のレジストパターンを形成
するために用いる請求項１記載のパターン形成法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110130A JPH04337732A (ja) | 1991-05-15 | 1991-05-15 | パターン形成法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3110130A JPH04337732A (ja) | 1991-05-15 | 1991-05-15 | パターン形成法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04337732A true JPH04337732A (ja) | 1992-11-25 |
Family
ID=14527790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3110130A Pending JPH04337732A (ja) | 1991-05-15 | 1991-05-15 | パターン形成法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04337732A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000039638A1 (en) * | 1998-12-25 | 2000-07-06 | Nikon Corporation | Method and apparatus for producing mask |
| US6368754B1 (en) | 1998-11-13 | 2002-04-09 | Nec Corporation | Reticle used for fabrication of semiconductor device |
| US6517982B2 (en) | 1999-12-24 | 2003-02-11 | Nec Corporation | Mask set for use in phase shift photolithography technique which is suitable to form random patterns, and method of exposure process using the same |
| US6573027B1 (en) | 1999-02-05 | 2003-06-03 | Nec Corporation | Manufacturing method of semiconductor device |
-
1991
- 1991-05-15 JP JP3110130A patent/JPH04337732A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6368754B1 (en) | 1998-11-13 | 2002-04-09 | Nec Corporation | Reticle used for fabrication of semiconductor device |
| WO2000039638A1 (en) * | 1998-12-25 | 2000-07-06 | Nikon Corporation | Method and apparatus for producing mask |
| US6573027B1 (en) | 1999-02-05 | 2003-06-03 | Nec Corporation | Manufacturing method of semiconductor device |
| US6517982B2 (en) | 1999-12-24 | 2003-02-11 | Nec Corporation | Mask set for use in phase shift photolithography technique which is suitable to form random patterns, and method of exposure process using the same |
| US6699626B2 (en) | 1999-12-24 | 2004-03-02 | Nec Corporation | Mask set for use in phase shift photolithography technique which is suitable to form random patterns |
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