JPH043394A - 半導体不揮発性記憶装置 - Google Patents
半導体不揮発性記憶装置Info
- Publication number
- JPH043394A JPH043394A JP2102859A JP10285990A JPH043394A JP H043394 A JPH043394 A JP H043394A JP 2102859 A JP2102859 A JP 2102859A JP 10285990 A JP10285990 A JP 10285990A JP H043394 A JPH043394 A JP H043394A
- Authority
- JP
- Japan
- Prior art keywords
- erased
- blocks
- word line
- circuit
- erase
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は電気的に書き換え可能な半導体不揮発性記憶装
置に関し、とくに半導体不揮発性記憶装置の消去時間の
改善に関するものである。
置に関し、とくに半導体不揮発性記憶装置の消去時間の
改善に関するものである。
電気的に書き換え可能な半導体不揮発性記憶装置は、内
蔵する不揮発性記憶素子の電気的特性に起因して記憶し
たデータを消去する時間が長くかかる問題がある。従来
、この問題を解決するためページ消去方式、ブロック消
去方式およびチッフー括消去方式のように、１回の消去
動作で複数の不揮発性記憶素子を一括に消去することに
より等測的に消去時間を短縮する方式がとられている。
蔵する不揮発性記憶素子の電気的特性に起因して記憶し
たデータを消去する時間が長くかかる問題がある。従来
、この問題を解決するためページ消去方式、ブロック消
去方式およびチッフー括消去方式のように、１回の消去
動作で複数の不揮発性記憶素子を一括に消去することに
より等測的に消去時間を短縮する方式がとられている。
ページ消去方式はページアドレスで選択された１本のワ
ード線に接続された不揮発性記憶素子の全てを一括に消
去する方式であり、ブロック消去方式はブロックアドレ
スで選択された１個のブロック（ブロックとは２本以上
のワード線の組を言う）内の全ての不揮発性記憶素子を
一括に消去する方式である。チップ−括消去方式は不揮
発性半導体記憶装置内の全ての不揮発性記憶素子を一括
に消去する方式である。
ード線に接続された不揮発性記憶素子の全てを一括に消
去する方式であり、ブロック消去方式はブロックアドレ
スで選択された１個のブロック（ブロックとは２本以上
のワード線の組を言う）内の全ての不揮発性記憶素子を
一括に消去する方式である。チップ−括消去方式は不揮
発性半導体記憶装置内の全ての不揮発性記憶素子を一括
に消去する方式である。
ブロック消去方式は１回の消去動作で１ブロックしか消
去できないため、複数ブロックを消去する場合には複数
回の消去動作が必要となり消去時間が長くなる。さらに
ページ消去方式は１回の消去動作で１ページしか消去で
きないため、複数ページを消去する場合には複数回の消
去動作が必要となり消去時間が長くなる。チップ−括消
去方式は消去する必要のないブロックあるいはページも
消去されるため、消去する必要のないブロックあるいは
ページを再度書き込みしなければならない。
去できないため、複数ブロックを消去する場合には複数
回の消去動作が必要となり消去時間が長くなる。さらに
ページ消去方式は１回の消去動作で１ページしか消去で
きないため、複数ページを消去する場合には複数回の消
去動作が必要となり消去時間が長くなる。チップ−括消
去方式は消去する必要のないブロックあるいはページも
消去されるため、消去する必要のないブロックあるいは
ページを再度書き込みしなければならない。
本発明の目的は、かかる欠点を除去し、消去時間の短い
半導体不揮発性記憶装置を提供するものである。
半導体不揮発性記憶装置を提供するものである。
本発明では、上記の目的を達成するために次のような装
置を提供する。（イ）ワード線デコーダ回路内にブロッ
クアドレスで選択的にセット可能なラッチ回路を設け、
選択された１ブロック以上の消去を一括に行うことを特
徴とする半導体不揮発性記憶装置。（ロ）ワード線デコ
ーダ回路内にページアドレスで選択的にセット可能なラ
ッチ回路を設け、選択された１ページ以上の消去を一括
に行うことを特徴とする半導体不揮発性記憶装置である
。
置を提供する。（イ）ワード線デコーダ回路内にブロッ
クアドレスで選択的にセット可能なラッチ回路を設け、
選択された１ブロック以上の消去を一括に行うことを特
徴とする半導体不揮発性記憶装置。（ロ）ワード線デコ
ーダ回路内にページアドレスで選択的にセット可能なラ
ッチ回路を設け、選択された１ページ以上の消去を一括
に行うことを特徴とする半導体不揮発性記憶装置である
。
以下図面を用いて本発明の詳細な説明する。
第１図は本発明におけるワード線デコーダ回路内にブロ
ックアドレスで選択的にセット可能なランチ回路を設け
た半導体不揮発性記憶装置の回路構成の一例である。メ
モリセル回路はＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ
−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ）型または
ＭＯＮＯ８（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ
−Ｏｘｉｄｅ−８ｅｍｉＣｏｎｄｕＣｔｏｒ）型の不揮
発性記憶素子１１６とアドレス素子１１７とを直列に接
続して構成した一例である。第１図は１ブロックが２ペ
ージ構成であるが、１ブロックが３ページ以上で構成さ
れている半導体不揮発性記憶装置まで拡張できることは
以下の説明から明白である。第１図はワード線デコーダ
回路１０１内にアドレスデコーダ回路１１４、ワード線
ドライバー回路１１５、ワード線１０５とワード線１０
６とに接続されたランチ回路１０２、ワード線１０７Ａ
’７−ド線１０８とに接続されたラッチ回路１０６、お
よびワード線１０９とワード線１１０とに接続されたラ
ッチ回路１０４を設けたものである。ブロックアドレス
はアドレスデコーダ回路１１４により選択する。ブロッ
ク１１１とブロック１１２とを消去する場合は、ラッチ
回路１０２とラッチ回路１０３とをブロックアドレスで
セットし、１回の消去動作でブロック１１１とブロック
１１２とを同時に消去する。この際、ラッチ回路１０４
がセットされていないブロック１１６は消去されず、複
数ブロックの選択的な消去が可能である。
ックアドレスで選択的にセット可能なランチ回路を設け
た半導体不揮発性記憶装置の回路構成の一例である。メ
モリセル回路はＭＮＯＳ（Ｍｅｔａｌ−Ｎｉｔｒｉｄｅ
−Ｏｘｉｄｅ−８ｅｍｉｃｏｎｄｕｃｔｏｒ）型または
ＭＯＮＯ８（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ
−Ｏｘｉｄｅ−８ｅｍｉＣｏｎｄｕＣｔｏｒ）型の不揮
発性記憶素子１１６とアドレス素子１１７とを直列に接
続して構成した一例である。第１図は１ブロックが２ペ
ージ構成であるが、１ブロックが３ページ以上で構成さ
れている半導体不揮発性記憶装置まで拡張できることは
以下の説明から明白である。第１図はワード線デコーダ
回路１０１内にアドレスデコーダ回路１１４、ワード線
ドライバー回路１１５、ワード線１０５とワード線１０
６とに接続されたランチ回路１０２、ワード線１０７Ａ
’７−ド線１０８とに接続されたラッチ回路１０６、お
よびワード線１０９とワード線１１０とに接続されたラ
ッチ回路１０４を設けたものである。ブロックアドレス
はアドレスデコーダ回路１１４により選択する。ブロッ
ク１１１とブロック１１２とを消去する場合は、ラッチ
回路１０２とラッチ回路１０３とをブロックアドレスで
セットし、１回の消去動作でブロック１１１とブロック
１１２とを同時に消去する。この際、ラッチ回路１０４
がセットされていないブロック１１６は消去されず、複
数ブロックの選択的な消去が可能である。
なお、上記実施例は２ブロック−括消去であるが、本発
明を用いれば１ブロック以上の任意のブロックを選択的
に一括に消去することが可能である。
明を用いれば１ブロック以上の任意のブロックを選択的
に一括に消去することが可能である。
第２図は本発明におけるワード線デコーダ回路内にペー
ジアドレスで選択的にセント可能なラッチ回路を設けた
半導体不揮発性記憶装置の回路構成の一例である。メモ
リセル回路はＭＮＯＳ型またはＭＯＮＯ８型の不揮発性
記憶素子２１３とアドレス素子２１４とを直列に接続し
て構成した一例である。ワード線デコーダ回路２０１内
にアドレスデコーダ回路２１１、ワード線ドライバー回
路２１２、ワード線２０５に接続されたラッチ回路２０
２、ワード線２０６に接続されたラッチ回路２０６、お
よびワード線２０７に接続されたランチ回路２０４を設
けたものである。ページアドレスはアドレスデコーダ回
路２１１により選択する。
ジアドレスで選択的にセント可能なラッチ回路を設けた
半導体不揮発性記憶装置の回路構成の一例である。メモ
リセル回路はＭＮＯＳ型またはＭＯＮＯ８型の不揮発性
記憶素子２１３とアドレス素子２１４とを直列に接続し
て構成した一例である。ワード線デコーダ回路２０１内
にアドレスデコーダ回路２１１、ワード線ドライバー回
路２１２、ワード線２０５に接続されたラッチ回路２０
２、ワード線２０６に接続されたラッチ回路２０６、お
よびワード線２０７に接続されたランチ回路２０４を設
けたものである。ページアドレスはアドレスデコーダ回
路２１１により選択する。
ページ２０８とページ２０９とを消去する場合は、ラッ
チ回路２０２とラッチ回路２０６とをページアドレスで
セットし、１回の消去動作でページ２０８とページ２０
９とを同時に消去する。この際、ラッチ回路２０４がセ
ットされていないベジ２１０は消去されず、複数ページ
の選択的な消去が可能である。なお、上記実施例は２ペ
ージ−括消去であるが、本発明を用いれば１ページ以上
の任意のページを選択的に一括に消去することが可能で
ある。
チ回路２０２とラッチ回路２０６とをページアドレスで
セットし、１回の消去動作でページ２０８とページ２０
９とを同時に消去する。この際、ラッチ回路２０４がセ
ットされていないベジ２１０は消去されず、複数ページ
の選択的な消去が可能である。なお、上記実施例は２ペ
ージ−括消去であるが、本発明を用いれば１ページ以上
の任意のページを選択的に一括に消去することが可能で
ある。
第３図は本発明におけるラッチ回路の回路構成の一例で
ある。第３図はインバータ回路６０１゜６０２、セット
入カドランジスタロ０６、リセット入カドランジスタロ
０４からなり、ブロックアドレスあるいはページアドレ
スでセントする。
ある。第３図はインバータ回路６０１゜６０２、セット
入カドランジスタロ０６、リセット入カドランジスタロ
０４からなり、ブロックアドレスあるいはページアドレ
スでセントする。
以上、本発明により従来に比較して半導体不揮発性記憶
装置における複数ブロックあるいは複数ページのデータ
を消去する時間を短くすることが可能となる。すなわち
、半導体不揮発性記憶装置の高速化が実現できる。
装置における複数ブロックあるいは複数ページのデータ
を消去する時間を短くすることが可能となる。すなわち
、半導体不揮発性記憶装置の高速化が実現できる。
第１図は本発明における複数ブロックの一括消去が可能
な半導体不揮発性記憶装置の回路構成図、第２図は本発
明における複数ページの一括消去が可能な半導体不揮発
性記憶装置の回路構成図、第３図はラッチ回路の回路構
成図である。 １０１．２０１ ・・・・・ワード線デコーダ回路、１
０２．１０３．１０４．２０２．２０３゜２０４・・・
・・ランチ回路、 １１１．１１２．１１３・・・・・・ブロック、２０８
．２０９．２１０・・・・・・ページ。 ２０１ ワード腺す゛コータ゛回路 ２０２、２０３．２Ｑ４う２−ｆ回路 ２０８、２０９．２１ＯＮ−ジ
な半導体不揮発性記憶装置の回路構成図、第２図は本発
明における複数ページの一括消去が可能な半導体不揮発
性記憶装置の回路構成図、第３図はラッチ回路の回路構
成図である。 １０１．２０１ ・・・・・ワード線デコーダ回路、１
０２．１０３．１０４．２０２．２０３゜２０４・・・
・・ランチ回路、 １１１．１１２．１１３・・・・・・ブロック、２０８
．２０９．２１０・・・・・・ページ。 ２０１ ワード腺す゛コータ゛回路 ２０２、２０３．２Ｑ４う２−ｆ回路 ２０８、２０９．２１ＯＮ−ジ
Claims (2)
- （１）ワード線デコーダ回路内にブロックアドレスで選
択的にセット可能なラッチ回路を設け、選択された１ブ
ロック以上の消去を一括に行うことを特徴とする半導体
不揮発性記憶装置。 - （２）ワード線デコーダ回路内にページアドレスで選択
的にセット可能なラッチ回路を設け、選択された１ペー
ジ以上の消去を一括に行うことを特徴とする半導体不揮
発性記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102859A JPH043394A (ja) | 1990-04-20 | 1990-04-20 | 半導体不揮発性記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2102859A JPH043394A (ja) | 1990-04-20 | 1990-04-20 | 半導体不揮発性記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH043394A true JPH043394A (ja) | 1992-01-08 |
Family
ID=14338647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2102859A Pending JPH043394A (ja) | 1990-04-20 | 1990-04-20 | 半導体不揮発性記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH043394A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05325576A (ja) * | 1992-03-05 | 1993-12-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| EP0559213A3 (ja) * | 1992-03-05 | 1995-05-24 | Tokyo Shibaura Electric Co | |
| EP0691008A4 (en) * | 1993-03-26 | 1998-03-25 | Cirrus Logic Inc | MASS STORAGE ARCHITECTURE WITH FLASH STORAGE |
| JP2007250186A (ja) * | 2007-07-09 | 2007-09-27 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| JP2010519674A (ja) * | 2007-02-27 | 2010-06-03 | モサイド・テクノロジーズ・インコーポレーテッド | ページ消去機能におけるアドレス変化検出によるデコーディング制御 |
| US8305806B2 (en) | 2009-05-06 | 2012-11-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for controlling word line or bit line thereof |
| CN112825261A (zh) * | 2019-11-20 | 2021-05-21 | 合肥格易集成电路有限公司 | 非易失性存储器的擦除方法和非易失性存储器 |
-
1990
- 1990-04-20 JP JP2102859A patent/JPH043394A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05325576A (ja) * | 1992-03-05 | 1993-12-10 | Toshiba Corp | 不揮発性半導体記憶装置 |
| EP0559213A3 (ja) * | 1992-03-05 | 1995-05-24 | Tokyo Shibaura Electric Co | |
| EP0691008A4 (en) * | 1993-03-26 | 1998-03-25 | Cirrus Logic Inc | MASS STORAGE ARCHITECTURE WITH FLASH STORAGE |
| JP2010519674A (ja) * | 2007-02-27 | 2010-06-03 | モサイド・テクノロジーズ・インコーポレーテッド | ページ消去機能におけるアドレス変化検出によるデコーディング制御 |
| JP2013168211A (ja) * | 2007-02-27 | 2013-08-29 | Mosaid Technologies Inc | ページ消去機能におけるアドレス変化検出によるデコーディング制御 |
| KR101469295B1 (ko) * | 2007-02-27 | 2014-12-04 | 컨버전트 인텔렉츄얼 프로퍼티 매니지먼트 인코포레이티드 | 페이지 삭제 기능내의 어드레스 천이 검출을 갖춘 디코딩 제어 |
| JP2007250186A (ja) * | 2007-07-09 | 2007-09-27 | Renesas Technology Corp | 不揮発性半導体記憶装置 |
| US8305806B2 (en) | 2009-05-06 | 2012-11-06 | Samsung Electronics Co., Ltd. | Nonvolatile memory device and method for controlling word line or bit line thereof |
| CN112825261A (zh) * | 2019-11-20 | 2021-05-21 | 合肥格易集成电路有限公司 | 非易失性存储器的擦除方法和非易失性存储器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100320360B1 (ko) | 원격재프로그램이가능한마이크로콘트롤러용프로그램메모리 | |
| US8199587B2 (en) | Memory devices and their operation with different sets of logical erase blocks | |
| US8320200B2 (en) | Semiconductor storage device and method of reading data therefrom | |
| TW381267B (en) | Non-volatile semiconductor memory elements having single-bit and multi-bit memory cells | |
| KR890004999B1 (ko) | 프로그램 가능 판독 전용 메모리장치 및 그를 이용한 메모리시스템 | |
| US7386657B2 (en) | Random access interface in a serial memory device | |
| US7855927B2 (en) | NAND system with a data write frequency greater than a command-and-address-load frequency | |
| KR910010526A (ko) | 페이지 소거 가능한 플래쉬형 이이피롬 장치 | |
| JPS5851568A (ja) | 半導体装置 | |
| KR940022578A (ko) | 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 | |
| JPH01298600A (ja) | 半導体記憶装置 | |
| JPH043394A (ja) | 半導体不揮発性記憶装置 | |
| WO2002003388A2 (en) | Block-level read while write method and apparatus | |
| JP4731020B2 (ja) | 半導体記憶装置、セクタアドレス変換回路、アドレス変換方法及び半導体記憶装置の使用方法 | |
| US20070101047A1 (en) | Memory apparatus and controller | |
| JPH11283393A (ja) | メモリセルの動作がセクタ単位で行われるフラッシュメモリ | |
| JPS6128198B2 (ja) | ||
| KR950008440B1 (ko) | 비트 클리어 및 레지스터 초기화 기능을 갖는 반도체 기억 회로 | |
| JP2003331585A (ja) | 不揮発性半導体記憶装置 | |
| JP4226571B2 (ja) | 半導体記憶装置及び電子機器 | |
| KR100222574B1 (ko) | 반도체 메모리 장치의 어드레스 버퍼회로 | |
| SU743035A1 (ru) | Запоминающее устройство | |
| CN105702291A (zh) | 微处理器及其存储装置 | |
| JPH023194A (ja) | 半導体不揮発性記憶素子 | |
| JPS6348688A (ja) | メモリ装置 |