JPH01298600A

JPH01298600A - 半導体記憶装置

Info

Publication number: JPH01298600A
Application number: JP63129156A
Authority: JP
Inventors: Hiroaki Murakami; 浩明村上; Shinji Saito; 斉藤　伸二
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-05-26
Filing date: 1988-05-26
Publication date: 1989-12-01

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的〕（産業上の利用分野）本発明は、半導体記憶装置に関する。

（従来の技術）電気的に書込み及び消去ｎ１能な内部記憶素子を有する
不揮発性半導体記憶装置の一例を第５図に示す。内部記
憶素子（セル）１には読出し回路２、書込み回路３及び
消去回路４が接続されている。

それらの各回路２〜４によって、読出し、書込み及び消
去が行われる。その消去回路４による消去方法としては
、 ■　素子の記憶領域毎に消去する第１のｈ法。

■　素子の全ての記憶領域を一括して消去する第２の方
ｌ去。

の２通りの方法があった。

（発明が解決しようとする課８）上記従来の第１及び第２の２通りの電気的消去方法には
、それぞれ次のような問題点があった。

即ち、ａ　前記第１の方法には、素子の記憶領域数が多いと消
去時間が長くなるという問題がある。しかも、それらの
領域数が多くなると、それについて消去時間もさらに長
くなるという問題がある。

ｂ　前記第２の方法には、その方法を、素子のデータの
書換えを素子のうちの一部分の領域について行う場合に
ついて採用した場合には、消去は一括的に行えるものの
、その後に全ての領域について再度書込みを行わなけれ
ばならず、その全ての領域についての書込みには多大の
時間がかかるという問題がある。

本発明は、上記に鑑みてなされたもので、その目的は、
内部記憶素子の一部の領域についての書換えを短時間で
効率良く行うことのできる半導体記憶装置を提供するこ
とにある。

（課題を解決するための手段）本発明の半導体記憶装置は、電気的に書込み及び消去可
能な不揮発性内部記憶素子を白°する半導体記憶装置に
おいて、前記内部記憶素子は、互いに独立的に書込み及
び消去可能な複数のブロックに分割されたものであり、
さらに、前記ブロックのうちの消去すべき任意数のブロ
ックを選択するブロック選択信号を出力するブロック選
択回路と、前記ブロック選択信号を記憶して、前記消去
すべき任意数のブロックを選択する記憶回路と、前記選
択されたブロックに対してブロック消去信号を加えるブ
ロック消去回路と、を備えるものとして構成される。

さらに、記憶回路は、ブロック選択回路からのブロック
選択信号に基づいて状態を変化させ、ブロック消去回路
からのブロック消去ｔａ号をどのブロックに加えるかを
決めるものとして構成される。

（作　用）内部記憶素子は、互いに独立的に書込み及び消去可能な
複数のブロックに分割されている。それらのブロックの
うち消去すべき任意数のブロックを選択するブロック選
択信号がブロック選択回路から出力される。そのブロッ
ク選択信号が記憶回路に記憶され、任意数のブロックが
選択される。

選択されたブロックに対してブロック消去信号がブロッ
ク消去回路によって一印加される。即ち、記憶回路はブ
ロック選択回路からのブロック選択信号によって状態を
変化させ、どのブロックに加えるかを決め、決めたブロ
ックのみに対してブロック消去１ｇ号を印加する。それ
により、選択された任意数のブロックのみや消去が行わ
れる。よって、今後の書込みは、消去したブロックにつ
いて行えばよい。これにより、消去及び書込みの時間か
短縮される。

（実施例）第１図は、本発明の一実施例の全体構成図である。同図
において、１１は内部記憶素子である。

その索子１１においては、素子の記憶領域がｎ個のブロ
ック１１１〜１１ｎに分割されている。それらのブロッ
ク１１１〜１１ｎには一括消去回路１２が接続されてい
る。その−括消去回路１２からの消去信号により、全て
のブロック１１１〜１１　の内容が一括して消去される
。

さらに、ブロック１１１〜１１ｎにはデコーダ回路１３
が接続されている。そのデコーダ回路１３は、外部から
加えられるアドレス信号をデコードしてブロック１１．
〜１１ｏのうちの任意のものを１又は複数選び、選んだ
全てのブロックの内容を一括的に消去するように構成さ
れている。

即ち、デコーダ回路】３はブロック選択回路１５を何す
る。そのブロック選択回路１５は、外部から加えられる
アドレス信号をデコードして次段の不揮発性の記憶回路
１６に加える。記憶回路１６は、ブロック選択回路１５
から加えられる信号を記憶し、その信号に応じて第１出
力線１６１〜１６□の任意の１又は複数のものに第１出
力を出力する。第１出力は次段のＡＮＤゲート１７１〜
１７　の任意のものの一方の入力端子に加えられ口る。それらのＡＮＤゲート１７．〜１７□の他方の入力
端子には、ブロック消去回路１８からのブロック消去信
号が加えられる。これにより、ＡＮＤゲート１７、〜１
７□のうちの第１出力が加えられているものの第２出力
線１９□〜１９゜に第２出力（消去電圧）、が出力され
る。第２出力は第２出力線１９、〜１９ｎを通じてブロ
ック１１〜１１　に加えられる。ブロック１１１〜ｉ　
　　　　　　ｎ１１　のうちの第２出力の加えられた任意数のブロック
の内容が一括的に消去される。

第２図は、第１図の鎖線部分の一具体例を示す回路図で
ある。第２図かられかるように、記憶回路１６は複数の
不揮発性素子１６ａを備えたものとして構成されている
。さらに、この第２図においては、ＡＮＤゲート１７　
として増幅器２１を用い、ブロック選択回路】５からの
出力と消去電圧ＶＥＰとのアンドがとれたときに前記第
２出力が得られるように構成している。そして、その不
揮発性素子１６ａが書込まれずに導通状態にある場合に
は消去電圧ＶＥＰ（第２出力）が第２出力線１９１から
出力されない。また、その不揮発性索子１６ａが書込み
により非導通状態にある場合には消去電圧ｖＥＰが第２
出力線１９１から第２出力として出力され、ブロック１
１１が消去される。

よって、ブロック１１１〜１１ｎのうちの消去しようと
するブロックに対応する不揮発性素子１６ａに書込めば
それらの消去しようとするブロックの一括消去が可能で
ある。

第３図は、第２図の不揮発性素子１６ａとしてＥ　Ｐ　
ＲＯＭ　１６　ａ　Ｊを有するものを用いた場合のもの
を示す。ブロック１１□のみを選択するには、全てのＥ
ＰＲＯＭのうちＥ　Ｐ　ＲＯＭ　１．６　ａ　１のみに
書込み（ホットエレクトロンのホットエレクトロンへの
注入）を行う。これにより、通常の電源電圧Ｖ　の印加
時には、Ｅ　Ｐ　ＲＯＭ　１６　ａ　１のみＣが非導通状態にあり、その他のＥＰＲＯＭ（図示せず）
は導通状態にある。この状態において、ブロック消去回
路１８から消去電圧ｖＥＰを出力させると、Ｅ　Ｐ　Ｒ
ＯＭ　１６　ａ　１は非導通状態にあることから、その
消去電圧ｖＥＰはそのままブロック１１□に加えられ、
消去が行われる。これに対し、その他のＥＰＲＯＭは導
通状態にあることから消去電圧ｖＥＰは抵抗Ｒで降ドし
てその他のブロック１１□〜１１ｎには印加されず、消
去は行われない。従って、消去したいブロック（１１１
〜１１　）に対応するＥＦＲＯＭに予め書込みをしてお
けば、消去したいブロックのみの消去を一括的に行うこ
とができる。ＥＰＲＯＭの書込みの消去は、紫外線の照
射によって行われる。

ただし、紫外線を通さないようにパッケージングした場
合のように紫外線の照射によって消去が不可能な場合に
は、ＥＦＲＯＭに代えてＥＥＰＲＯＭを用いればよい。

第４図は、その場合の一例を示すものである。Ｅ　Ｅ　
Ｐ　ＲＯＭ　２６　ａ　１の消去、は、リセット信号出
力回路２６ｂから出力されるリセット信号によって電気
的に行われる。

このようにして、内部記憶素子１１中の特定の任意数の
ブロックが一括して消去される。この後は、Ｉｎ去した
ブロックについてのみ書込みを行えばよい。

上記゛実施例によれば以ドの効果が得られる。

（１）　前記従来技術■の問題点ａの改善従来技術■に
よれば、素子の記憶領域数に比例して消去時間が長くな
る。しかしながら、上記実施例によれば、消去すべき記
憶領域を一括して消去するようにしたので、その分消去
時間が短縮できる。

（２）　前記従来技術■の問題点すの改善従来技術■に
よれば、素子の記憶領域の書換えを一部のものについて
行う場合でも、全ての記憶領域を消去しなければならず
、その全ての領域について書込を行う必要があった。し
かしながら、上記実施例によれば、消去した記憶領域に
ついてのみ書込みを行えばよく、書込み時間の短縮にな
る。

〔発明の効果〕

本発明によれば、内部記憶素子を複数のブロックに分け
、それらのブロックのうちの任意の１又は複数のものの
みを一括して消去可能としたので、内部記憶素子のうち
の一部についてのみ書換えを行う場合に、必要な部分の
みの消去及び書換えを行って、それに要する時間を無駄
のない極力短いものとすることができる。

【図面の簡単な説明】

第１図は本発明の一実施例の要部を示すブロック図、第
２図はその一部を具体化した回路図、第３図及び第４図
はそのそれぞれ異なる具体例を示す回路図、第５図は従
来例のブロック図である。１１・・・内部記憶素子、１１□〜１１．・・・ブロッ
ク、１３・・・デコーダ、１５・・・ブロック選択回路
、１６・・・記憶回路、１８・・・ブロック消去回路。出願人代理人　　佐　　藤　　−雄第５図

Claims

【特許請求の範囲】１、電気的に書込み及び消去可能な不揮発性内部記憶素
子を有する半導体記憶装置において、前記内部記憶素子
は、互いに独立的に書込み及び消去可能な複数のブロッ
クに分割されたものであり、さらに、前記ブロックのうちの消去すべき任意数のブロックを選
択するブロック選択信号を出力するブロック選択回路と
、前記ブロック選択信号を記憶して、前記消去すべき任意
数のブロックを選択する記憶回路と、前記選択されたブ
ロックに対してブロック消去信号を加えるブロック消去
回路と、を備えることを特徴とする半導体記憶装置。２、記憶回路は、ブロック選択回路からのブロック選択
信号に基づいて状態を変化させ、ブロック消去回路から
のブロック消去信号をどのブロックに加えるかを決める
ものであることを特徴とする請求項１記載の半導体記憶
装置。