JPH04340131A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はマイクロプログラム制御
装置に関し、特にマイクロプログラムの分岐制御に関す
る。

【０００２】

【従来の技術】図５，図６は従来のマイクロプログラム
制御部およびそのマイクロコードラッチ部分のハードウ
ェア構成を示すブロック図である。この場合、マイクロ
プロセッサ１は、このマイクロプロセッサ１の外部にあ
る外部メモリ２と、外部バス３を介して接続されている
。

【０００３】このマイクロプロセッサ１は、制御記憶部
（ＭＲＯＭ）１１ａと、マイクロアドレス・レジスタ（
ＭＡＲという）１２と、マイクロコードラッチ部（ＭＣ
Ｌ）１３ｂと、このラッチ部ＭＣＬ１３ｂに保持されて
いるマイクロコードを入力とするデコーダ（ＭＣＤ）１
４と、このデコーダ１４の複数の出力信号を保持するマ
イクロオーダラッチ（ＭＯＬ）１５と、このＭＡＲ１５
の入力セレクタ１６と、マイクロプロセッサ１のマクロ
命令（機械語命令）デコーダ（ＩＤＥＣ）１８と、マク
ロプロセッサ１の内部バス１９と、マイクロプロセッサ
１のＡＬＵとその周辺回路２５と、セレクタ２７と、こ
のセレクタ２７の選択信号を生成する制御回路２６とか
ら主に構成されている。

【０００４】またマイクロコードラッチ部１３ｂは、図
６のように、クロックＣＬＫ２で駆動されるラッチＭＣ
Ｌ（２）１３１およびラッチＭＣＬ１３３と、クロック
ＣＬＫ１で駆動されるラッチＭＣＬ（１）１３２から構
成される。

【０００５】マイクロプロセッサ１は、記憶制御部１１
ａに対しアドレスを供給し、記憶制御部１１ａから読出
されたマイクロコードは第２クロックＣＬＫ２によりラ
ッチＭＣＬ１３１に保持され、このＭＣＬ１３１の出力
がＣＬＫ１同期でＭＣＬ（１）１３２で保持され、この
ＭＣＬ（１）１３２の出力がＣＬＫ２同期でＭＣＬ１３
３に保持される。

【０００６】デコーダ（ＭＣＤ）１４はラッチＭＣＬ１
３３に保持されているマイクロコードを入力とするデコ
ーダで、マイクロオーダラッチ（ＭＯＬ）１５はデコー
ダ１４の複数の出力信号を保持し、入力セレクタ１６は
ＭＡＲ１２の入力をセレクトする。ＭＡＲ１２で指定さ
れたマイクロアドレスに対応する制御記憶部１１の内容
が読出されてＭＣＬ１３３に保持され、デコーダ１４が
ＭＣＬ１３３に保持された制御コードをデコードしてマ
イクロオーダ１５を出力することによりマイクロプロセ
ッサのマイクロプログラム制御を行っている。

【０００７】マイクロプロセッサ１の内部バス１９から
マクロ命令（機械語命令）デコーダ（ＩＤＥＣ）１８が
接続され、外部メモリ２からフェッチしたマクロ命令コ
ードは外部バス３，内部バス１９を介してマクロ命令デ
コーダ１８に取り込まれる。ＩＤＥＣ１８ではマクロ命
令コードをデコードして対応するマイクロプロシージャ
の開始番地を示すアドレス情報をセレクタ１６に与える
。

【０００８】また、インクリメンタ（＋１）２１はＭＡ
Ｒ１２の出力を入力とし、マイクロアドレスをインクリ
メントし、ラッチ（ＮＡＬ）２２はインクリメンタ２１
の出力（次アドレス）を保持する。

【０００９】次の表１，表２は、マイクロプロセッサ１
のマイクロプログラム制御に使用されている分岐マイク
ロ命令を説明する表であり、表１は１語の分岐マイクロ
命令の制御コードの内容を示す。

【００１０】

【表１】

【００１１】

【表２】

【００１２】分岐命令コードは、分岐マイクロ命令であ
ることを示すフィールド、２ビットのＣＮＤと１ビット
のＴＢは分岐条件を指定するフィールド、１６ビットの
分岐先アドレスから構成される。２ビットのＣＮＤは、
分岐条件として参照する信号を指定する情報、１ビット
のＢはＣＮＤによって指定された分岐条件信号が‘１’
のときに分岐を発生させるか‘０’のときに分岐を発生
させるかを指定する情報であり、ＣＮＤとＴＢによる指
定は、表２に示される。ＭＣＤにおいて表１の分岐マイ
クロ命令の制御コードがデコードされると、ＭＪＭＰ信
号が‘１’になる。

【００１３】また、マイクロプロセッサ１のＡＬＵとそ
の周辺回路２５は、後述の図７に示される。制御回路２
６はセレクタ２７の選択信号２６′を生成する。セレク
タ２７はＡＬＵ／周辺回路２５から出力されるＡＬＵの
３本のステータス信号Ｓ（サイン），Ｚ（ゼロ），Ｃ（
キャリ）と固定値１の４ビットを入力し、制御回路２６
から生成される選択信号２６′に応じて４ビットの中か
ら１ビットを選択して出力信号２７′とする。制御回路
２６はＭＣＬのビットのなかの条件分岐マイクロ命令の
条件選択ビットＣＮＤ（２ビット）を入力して、セレク
タ２７が表２に示すようなＡＬＵの３本のステータス信
号Ｓ，Ｚ，Ｃと固定値１を選択するように４本の選択信
号２６′を生成する。

【００１４】制御信号２４はＭＣＤ１４で生成されるＡ
ＬＵとその周辺回路２５の制御信号であり、ＡＬＵの制
御信号、Ｒ１，Ｒ２，Ｒ３のストローブ選択信号となる
。セレクタ２７の出力信号２７′とＭＣＤ１４からの条
件分岐マイクロ命令の条件選択ビットＴＢとは排他的否
定論理和（ｅｘＮＯＲ）ゲート２８に入力され、信号２
７′とＴＢの値が等しいときだけゲート２８の出力信号
（ＭＡＴＣＨ）が‘１’となり、ＭＡＴＣＨとＭＪＭＰ
とは論理積ゲート２９に入力され、ＭＡＴＣＨとＭＪＭ
Ｐがともに‘１’のとき、すなわちマイクロ分岐命令が
デコードされて（ＭＪＭＰ＝‘１’）かつ分岐条件が成
立したとき（ＭＡＴＣＨ＝‘１’）にだけゲート２９の
出力信号ＪＭＰが‘１’になる。つまり、デコードされ
たマイクロ分岐命令のマイクロコードの中の２ビットの
ＣＮＤ信号により選択したＡＬＵのステータス信号の論
理値がＴＢで指定された値に一致したときにＪＭＰ信号
が‘１’となり、この時マイクロ命令レベルの分岐が発
生する。

【００１５】セレクタ１６はＭＣＬ１３ｂに保持された
制御コードの複数のビットの中から分岐マイクロ命令の
分岐先アドレス情報に相当する複数のビットを抽出した
信号１７と、ＮＡＬ２２の出力２３と、マクロ命令コー
ドをＩＤＥＣ１８でデコードして得られたマイクロプロ
シージャの開始番地を示すアドレス情報とを入力してセ
レクトする。マイクロプロシージャ時の開始時には、Ｍ
ＣＤ１４の出力信号の１つであるマイクロプロシージャ
時開始信号ＭＳＴＡＲＴが‘１’になって、ＩＤＥＣ１
８により指定されるマイクロプロシージャ時の開始番地
を示すアドレス情報を選択する。

【００１６】マイクロプロシージャの実行が開始されて
マイクロ命令レベルの分岐が発生するときには、ＪＭＰ
信号が‘１’となってセレクタ１６は分岐マイクロ命令
の分岐先アドレス情報に相当する複数のビットを抽出し
た信号１７を選択してＭＡＲ１２へ出力する。ＭＣＤ４
においてマイクロ分岐命令がデコードされてＭＪＭＰ信
号が‘１’となっても条件が不成立の場合には、ＭＡＴ
ＣＨ信号が‘０’のままであるのでＪＭＰ信号が‘０’
となりセレクタ１６は分岐マイクロ命令の分岐先アドレ
ス情報１７を選択しない。

【００１７】図７はＡＬＵとその周辺回路２５のブロッ
ク図を示す。この回路は、ＡＬＵ５０、ＡＬＵ５０の入
力レジスタ（Ｒ１，Ｒ２）５１，５２、レジスタ（Ｒ３
）５３、ＣＬＫ１でＡＬＵ５０の出力を保持する出力レ
ジスタ５５、ＡＬＵの出力が全ビット０である事を検出
した時その出力が‘１’になるオールゼロ検出器５６、
オールゼロ検出器５６の出力をＣＬＫ１で保持するゼロ
・フラグレジスタ（Ｚ）５７、ＡＬＵのＭＳＢからのキ
ャリをＣＬＫ１で保持するキャリ・フラグレジスタ（Ｃ
）５８、ＡＬＵのＭＳＢの１ビットをＣＬＫ１で保持す
るサイン・フラグレジスタ（Ｓ）５９から構成される。

【００１８】ＡＬＵの制御信号（ＡＬＵＣＮＴ）６０は
、ＭＲＯＭ１１ａから取り出された制御コードにＡＬＵ
制御マイクロ命令が含まれているときにＭＣＤ１４が出
力するＡＬＵＣＮＴによりＡＬＵの動作が制御される。 レジスタ（Ｒ１，Ｒ２，Ｒ３）５１〜５３の書込み選択
信号やレジスタＲ１，Ｒ２，Ｒ３の読み出し選択信号で
、ＭＲＯＭ１１ａから取出されてＭＣＤ１４でデコード
された制御コードのなかに、該当するレジスタの転送マ
イクロ命令が含まれているときはそれぞれ対応する選択
信号が‘１’になる。これらＡＬＵＣＮＴ，レジスタ選
択信号は、信号２４として示されている。

【００１９】次の表３はマイクロプログラムの例である
。このマイクロプログラムでは、アドレスＡ０とＡ１で
データ１，データ２をそれぞれＡＬＵの入力レジスタＲ
１，Ｒ２に転送し、アドレスＡ２でＡＬＵにおいてレジ
スタＲ１とＲ２の内容を加算し、アドレスＡ３ではアド
レスＡ２での加算の結果をレジスタＲ３に転送する。 アドレスＡ４において加算結果のキャリを参照してキャ
リが０のときにアドレスＢ０に分岐する。アドレスＡ５
にはノー・オペレション命令（ＮＯＰ命令）が記述され
ている。

【００２０】

【表３】

【００２１】図８は従来のマイクロプログラム制御を実
施しているマイクロプロセッサにおいて、表３のマイク
ロプログラムを実行した場合のタイミング・チャートで
ある。この図では、時刻０のＣＬＫ１同期でＭＡＲ１２
からアドレスＡ０が制御記憶部１１ａに対して出力され
、時刻０のＣＬＫ２の下降エッジまでにＭＲＯＭ１１ａ
から読出された制御コードがＭＣＬ（２）に保持され、
時刻２のＣＬＫ１同期でアドレスＡ０の制御が実行され
る。即ち、時刻２のＣＬＫ１同期でレジスタ（Ｒ１）５
１にデータＤＡＴＡ１が格納される。時刻０のＣＬＫ１
同期でＭＡＲ１２から出力されたアドレスＡ０は、時刻
０のＣＬＫ２においてインクリメンタ２１でインクリメ
ントされＡ１となり、時刻０のＣＬＫ２同期でＮＡＬ２
２に保持されセレクタ１６に伝達される。

【００２２】時刻１のＣＬＫ１同期でアドレスＡ１が制
御記憶１１ａに対して出力され、時刻３のＣＬＫ１同期
でレジスタ（Ｒ２）５２にデータＤＡＴＡ２が格納され
、時刻１のＣＬＫ２においてアドレスＡ１はインクリメ
ントされてＡ２となりＮＡＬ２２に保持される。

【００２３】時刻２のＣＬＫ１同期でアドレスＡ２が制
御記憶１１ａに対して出力され、時刻４のＣＬＫ１期間
にＡＬＵ５０においてレジスタＲ１の内容とレジスタＲ
２の内容との加算結果が出力レジスタ５５に格納され、
時刻２のＣＬＫ２においてアドレスＡ２はインクリメン
トされてＡ３になりＮＡＬ２２に保持される。この例で
は時刻４のＣＬＫ１での加算の結果、キャリが‘０’と
なり時刻４のＣＬＫ１においてキャリ・フラグレジスタ
（Ｃ）５８に‘０’が保持され、ＡＬＵとその周辺回路
２５から出力されるＡＬＵのキャリステータス信号（Ｃ
）は‘０’である。

【００２４】時刻３のＣＬＫ１同期でアドレスＡ３が制
御記憶部１１ａに対して出力され、時刻３のＣＬＫ１同
期でレジスタ（Ｒ３）に出力レジスタ５５の内容が転送
され、時刻３のＣＬＫ２においてアドレスＡ３はインク
リメントされてＡ４となりＮＡＬ２２に保持される。

【００２５】時刻４のＣＬＫ１同期でアドレスＡ４が制
御記憶部１１ａに対して出力され、時刻５のＣＬＫ２に
おいてアドレスＡ４の内容の条件分岐マイクロ命令（Ｊ
ＮＣＢ０）のマイクロコードが保持される。従って、時
刻５のＣＬＫ２ではＭＣＤ１４においてアドレスＡ４の
条件分岐マイクロ命令がデコードされ、１）分岐マイク
ロ命令であるのでＭＪＭＰが‘１’が論理積ゲート２９
に通知される。

【００２６】２）分岐条件としてキャリを参照するので
ＣＮＤは‘０１’がデコーダ２６へ通知される。

【００２７】３）キャリが‘０’のとき分岐することを
指定しているのでＴＢは‘０’がＥＲ−ＮＯＲゲート２
８に通知される。

【００２８】４）分岐マイクロ命令の分岐先アドレス情
報１７は分岐先アドレスの‘Ｂ０’をセレクタ１６へ通
知する。

【００２９】ＣＮＤが‘０１’なのでデコーダ２６は、
セレクタ２７がＡＬＵのキャリステータス信号（Ｃ）を
選択するための制御信号２６′を生成するので、出力信
号２７′にはＡＬＵのキャリステータス信号（Ｃ）が選
ばれて出力される。時刻４のＣＬＫ２においてＡＬＵの
キャリステータス信号（Ｃ）は‘０’で、ＴＢが‘０’
なのでＥＸ−ＮＯＲゲート２８の出力ＭＡＴＣＨは‘１
’となる。時刻５のＣＬＫ２において論理積ゲート２９
の２つの入力ＭＡＴＣＨとＭＪＭＰが共に‘１’となる
のでＪＭＰは‘１’となる。従って、セレクタ１６は分
岐マイクロ命令の分岐先アドレス情報１７（この例の時
刻５のＣＬＫ２では‘Ｂ０’）を選択してＭＡＲ１２に
出力し、時刻６のＣＬＫ１においてＭＡＲ１２が‘Ｂ０
’を保持して制御記憶部１１ａに対して出力することに
よりマイクロプログラムの条件分岐制御を行う。

【００３０】時刻５のＣＬＫ１同期でアドレスＡ５が制
御記憶部１１に対して出力され、時刻６のＣＬＫ２から
の１クロック間はノー・オペレーション動作を行う。時
刻５のＣＬＫ５においてアドレスＡ５はインクリメント
されてＡ６となりＮＡＬ２２に保持される。しかし上述
のようにセレクタ１６は時刻６のＣＬＫ１においてＮＡ
Ｌ２２の出力を選択しない。

【００３１】

【発明が解決しようとする課題】上述したマイクロプロ
グラム制御装置では、制御記憶部１１ａの読出しに要す
る時間を隠すために、制御記憶部１１ａの読出しの制御
を２ステージの先行制御方式を用い、制御記憶部１１ａ
に対してアドレスを入力するステージと制御記憶部１１
ａから取出された制御コードを保持してデコードするス
テージからなる。従って、このマイクロプログラム制御
装置のマイクロ命令レベルの分岐制御方法において、分
岐後のいわゆる無駄スロットは不可避である。

【００３２】アドレスＡ４の分岐マイクロ命令の次のア
ドレスＡ５の命令は、必ず実行されるので、アドレスＡ
５には、アドレスＡ４の条件分岐マイクロ命令により分
岐が発生してもしなくても実行されて良いような命令を
記述する。しかし、マイクロプログラムの流れの中で、
マイクロ命令レベルの分岐が発生に拘らず実行されて良
いような論理的に適切な命令が必ず存在するとは限らな
い。分岐マイクロ命令の次のアドレスに記載する命令で
あって、マイクロ命令レベルの分岐の発生に拘らず実行
されて良いような論理的に適切な命令が存在しない場合
には、分岐マイクロ命令の次のアドレスにノー・オペレ
ション命令（ＮＯＰ命令）を記述しなければならない。

【００３３】ここでアドレスＡ３の加算結果のレジスタ
Ｒ３への転送命令とアドレスＡ４の条件分岐命令とを入
替えた場合を考える。すなわち、アドレスＡ２の加算命
令による演算結果を、アドレスＡ３の分岐命令による分
岐に発生に拘らずアドレスＡ４の転送命令によりレジス
タＲ３へ転送すれば、効率良くマイクロプログラム制御
を行うことが可能となる。この分岐方式において加算命
令の演算結果をレジスタＲ３に転送するための転送命令
を記述するアドレスは、分岐命令の次のアドレスであっ
ても、加算命令と分岐命令の間であっても、演算結果を
得ることにのみ注目した場合には等価である。しかし、
制御に要するクロック数に注目すると後者の方法では前
者の方法に比べて１クロック多い。ここでアドレスＡ３
の転送命令が、上述した“分岐マイクロ命令の次のアド
レスに記載する命令であって、マイクロ命令レベルの分
岐が発生に拘らず実行されて良いような論理的に適切な
命令”の例である。

【００３４】分岐マイクロ命令の次にＮＯＰ命令を記述
しなければならない場合、つまり“分岐マイクロ命令の
次のアドレスに記載する命令であって、マイクロ命令レ
ベルの分岐の発生に拘らず実行されて良いような論理的
に適切な命令”がない場合には、分岐マイクロ命令の実
行には２クロックを要することになるので、マイクロプ
ログラム制御の効率が低いという欠点を有している。

【００３５】また、この従来例とは異なるマイクロ分岐
方式として、マイクロ分岐命令の次のアドレスにある命
令が必ず実行されない方式や、マイクロ分岐命令コード
に設けられた特別の情報により分岐する際にそのマイク
ロ分岐命令の次のアドレス（ディレイ・スロット）にあ
る命令の実行の有無を制御する方式（ディレイド分岐方
式）などが挙げられるが、何れの方式においても、制御
記憶部１１ａの読出しの制御を２ステージの先行制御方
式を用いている限り、マイクロ命令レベルの分岐には２
クロックを要する。

【００３６】本発明の目的は、従来のマイクロ分岐命令
が実行に２クロックを要するのに対して、マイクロ分岐
命令が１クロックで実行できるようにしたマイクロプロ
グラム制御装置を提供することにある。

【００３７】

【課題を解決するための手段】本発明の構成は、制御記
憶部からの制御コードの読出しに複数のステージの先行
制御を行うようにしたマイクロプログラム制御装置にお
いて、前記制御記憶部にアドレスを供給するアドレスレ
ジスタと、前記制御記憶部からの制御コードを保持する
複数のラッチ手段と、これら複数のラッチ手段の出力を
入力とする制御コード用セレクタ手段と、このセレクタ
手段によって選択されて出力される制御コードを入力し
て解読するデコード手段と、このデコード手段により分
岐マイクロ命令コードがデコードされたときそのデコー
ド手段により制御されて分岐条件を選択する条件ビット
用セレクタ手段と、この条件ビット用セレクタ手段の出
力を入力し前記デコード手段により制御され分岐条件が
一致したことを判定する分岐発生回路とを有し、前記制
御記憶部は前記アドレスレジスタから供給されたアドレ
スに対応して同時に複数御の制御コードを出力して前記
ラッチ手段に保持させ、前記分岐発生回路の出力信号に
より前記制御コード用セレクタ手段の選択を制御する事
を特徴とする。

【００３８】

【実施例】図１は本発明の実施例のマイクロコードラッ
チ部分を示すブロック図、図２は図１の動作を説明する
タイミング図である。このハードウェアは、従来例で示
したマイクロプログラム制御に必要なハードウェアの構
成１２，１４〜２９が共通となっている。

【００３９】本実施例において、制御記憶部１１は１つ
のマイクロアドレス入力に対応して２語のマイクロコー
ドを出力するようになっており、同時に読出される２語
のマイクロコードをＣＬＫ２同期で同時にＭＣＬ１３の
ＭＣＬ（２）１３１に保持される。ＭＣＬ（２）に保持
された２語のマイクロコードはＣＬＫ１同期でＭＣＬ（
１）１３２に保持され、ＭＣＬ（１）に保持された２語
のマイクロコードはＣＬＫ２同期でＭＣＬ１３３に保持
される。従って、ＭＣＬ（２）はＭＣＬ（２）ＨとＭＣ
Ｌ（２）Ｌの２つの部分から成り、それぞれ１語のマイ
クロコードを保持する。同様に、ＭＣＬ（１）はＭＣＬ
（１）ＬとＭＣＬ（１）Ｈとから成り、ＭＣＬはＭＣＬ
ＬとＭＣＬＨから構成される。

【００４０】２語のマイクロコードを出力するための制
御記憶部１１は、ＭＲＯＭＨとＭＲＯＭＬの２つの部分
から構成される。ＭＡＲ１２からマイクロアドレスが制
御記憶部１１に与えられると、制御記憶部１１のＭＲＯ
ＭＨの部分から１語とＭＲＯＭＬの部分から１語の合計
２語のマイクロコードが同時に読出され、それぞれＭＲ
ＯＭの内容はＭＣＬ（２）Ｈに、ＭＲＯＭＬの内容はＭ
ＣＬ（２）ＬにＣＬＫ２同期で格納される。同様にＭＣ
Ｌ（２）Ｈの内容はＭＣＬ（１）Ｈに、ＭＣＬ（２）Ｌ
の内容はＭＣＬ（１）ＬにＣＬＫ１同期で格納され、Ｍ
ＣＬ（１）Ｈの内容はＭＣＬＨに、ＭＣＬ（１）Ｌの内
容はＭＣＬＬにＣＬＫ２同期で格納される。

【００４１】本実施例で新たに設けられた回路として、
ＪＭＰ信号の１クロック遅延手段３０は、出力信号ＨＬ
を出力し、この出力信号ＨＬは論理否定ゲート３１に入
力され、セレクタ３２はＭＣＬＨ，ＭＣＬＬからの２系
統のマイクロコードを入力しＨＬと出力信号３１とによ
って制御され、ＨＬが‘１’のときＭＣＬＨを選択し、
ＨＬが‘０’つまり出力信号３１が‘１’のときＭＣＬ
Ｌを選択する。このセレクタ３２の出力はマイクロコー
ドデコーダ１４に入力される。

【００４２】次の表４は本実施例の動作を説明するマイ
クロプログラムの例である。このマイクロプログラムの
フォーマットは、表１，表２に示す従来例のマイクロプ
ログラムのフォーマットと同一であり、そのマイクロプ
ログラムの内容は、従来例を説明するマイクロプログラ
ムの内容（表３）と同様のものである。

【００４３】

【表４】

【００４４】アドレスＡ０とＡ１でデータ１，データ２
をそれぞれＡＬＵの入力レジスタＲ１，Ｒ２に転送し、
アドレスＡ２でＡＬＵにおいてレジスタＲ１とＲ２の内
容を加算し、アドレスＡ３ではアドレスＡ２での加算の
結果をレジスタＲ３に転送する。アドレスＡ４には加算
結果のキャリを参照して分岐する条件分岐命令がある。

【００４５】本実施例において、アドレスＡ５には２つ
のマイクロ命令が記述されており、これらをＡ５ＨとＡ
５Ｌと呼ぶことにする。アドレスＡ５が制御記憶部１１
に入力されると、この制御記憶部１１からＭＲＯＭＬと
して表４のＡ５Ｌに記述されているマイクロ命令コード
（データ３をＲ１に転送するマイクロ命令のマイクロコ
ード）が、ＭＲＯＭＨとして表４のＡ５Ｈに記述されて
いるマイクロ命令コード（減算マイクロ命令のマイクロ
コード）が出力される。一方、表４の例えばアドレスＡ
０〜Ａ４には命令が１つだけ記述されているので、アド
レスＡ０が制御記憶部１１に入力されると、制御記憶部
１１からＭＲＯＭＬとして表４のＡ０に記述されている
マイクロ命令コード（データ１をＲ１に転送するマイク
ロ命令のマイクロコード）が出力されるが、ＭＲＯＭＨ
としては有効な情報は出力されない。この無効な情報を
図２ではＮＵＬＬと記載している。

【００４６】アドレスＡ４の条件分岐命令では、キャリ
が‘０’のとき、すなわち分岐が発生した時にアドレス
Ａ５Ｈの命令を実行し、キャリが‘１’のときにすなわ
ち分岐が発生しないときアドレスＡ５Ｌを実行する。

【００４７】図２の本実施例の動作を示すタイミング図
において、時刻６のＣＬＫ１期間までは、従来例の動作
と全く同一である。アドレスＡ４の条件分岐命令の実行
を説明する。従来例で説明したようにアドレスＡ４の条
件分岐命令が実行されて、分岐条件（Ｃ）を選択してそ
の値を評価し、分岐が発生すると、時刻５のＣＬＫ２同
期でＪＭＰ信号が‘１’となる。ＪＭＰ信号が‘１’と
なったことにより、次のシーケンスで分岐を実行する。

【００４８】１）時刻５のＣＬＫ２でセレクタ１６は信
号線１７の分岐先アドレス情報（Ｂ１）を選択してＭＡ
Ｒ１２へ入力する。従って、時刻６のＣＬＫ１において
ＭＡＲ１２には分岐先アドレスＢ１が保持されて分岐が
行われる。

【００４９】２）１クロック遅延手段３０により１クロ
ック遅延された信号ＨＬは、時刻６のＣＬＫ２同期で‘
１’になるので、セレクタ３２は時刻６のＣＬＫ２でＭ
ＣＬＨの出力（本例では時刻６のＣＬＫ２のＭＣＬＨの
内容は、減算マイクロ命令コード）を選択してＭＣＤ１
４に供給する。

【００５０】制御記憶部１１のＭＲＯＭＨ部分には不要
の部分（図２のＮＵＬＬと記載した部分）をインプリメ
ントしないので、このＮＵＬＬと記載した部分は無駄に
ならない。例えば、表４のマイクロプログラムを制御記
憶部１１にインプリメントするときに、アドレスＡ０〜
Ａ４のＭＲＯＭＨの部分はメモリセルをインプリメント
しない事が可能である。

【００５１】図３は本発明の第２の実施例のマイクロコ
ードラッチ部分を示すブロック図、図４は図３の動作を
説明するタイミング図である。このハードウェアも従来
例で示したマイクロプログラム制御に必要なハードウェ
アの中の構成１２，１４〜１９が共通である。本実施例
も、１クロック遅延手段４０と、論理否定ゲート３１と
、セレクタ３２とセレクタ３２の出力信号である。

【００５２】本実施例では、ＭＣＬ（１）ＬとＭＣＬ（
１）Ｈとをセレクタ３２に入力してＣＬＫ１同期で動作
させ、このセレクタ３２の切換出力がＭＣＬ１３３に入
力されているが、機能的には、図１，図２と同様に動作
する。

【００５３】

【発明の効果】以上説明したように本発明によれば、２
ステージの先行制御方式を実施しているマイクロプログ
ラム制御方式の分岐制御において、分岐マイクロ命令の
実行により生ずる１クロックのディレイ・スロットを効
果的に排除することができ、処理時間を短縮できるとい
う効果を有する。

【図面の簡単な説明】

【図１】本発明の一実施例のマイクロコードラッチ部分
のブロック図。

【図２】図１の動作を説明するタイミング図。

【図３】本発明の第２の実施例のマイクロコードラッチ
部分のブロック図。

【図４】図３の動作を説明するタイミング図。

【図５】従来のマイクロプログラム制御方式のブロック
図。

【図６】図５のマイクロコードラッチ部分のブロック図
。

【図７】図５のＡＬＵ／周辺回路２５の部分のブロック
図。

【図８】図５の動作を説明するタイミング図。

【符号の説明】

１　　　　マイクロコンピュータ ２　　　　外部メモリ ３　　　　外部バス １１，１１ａ　　　　制御記憶部（ＭＲＯＭ）１２　　
　　マイクロアドレス・レジスタ（ＭＡＲ）１３，１３
ａ，１３ｂ　　　　マイクロコードラッチ（ＭＣＬ） １４　　　　マイクロコード・デコーダ（ＭＣＤ）１５
　　　　マイクロ・オーダラッチ（ＭＯＬ）１６　　　
　入力セレクタ １８　　　　マイクロ命令デコーダ（ＩＤＥＣ）１９　
　　　内部バス ２０　　　　ＮＯＲ ２１　　　　インクリメンタ（＋１） ２２　　　　ネクストアドレスラッチ（ＮＡＬ）２５　
　　　ＡＬＵ／周辺回路 ２６　　　　制御回路 ２７，３２，４２　　　　セレクタ ２８　　　　ＥＸ−ＮＯＲゲート ２９　　　　ＡＮＤゲート ３０，４０　　　　クロック遅延回路 ３１，４１　　　　インバータ ５０　　　　ＡＬＵ ５１，５２　　　　入力レジスタ ５３　　　　レジスタ ５５　　　　出力レジスタ ５６　　　　オールゼロ検出器 ５７　　　　ゼロ・フラグレジスタ ５８　　　　キャリ・フラグレジスタ ５９　　　　サイン・フラグレジスタ ６０　　　　ＡＬＵ制御信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　制御記憶部からの制御コードの読出し
   に複数のステージの先行制御を行うようにしたマイクロ
   プログラム制御装置において、前記制御記憶部にアドレ
   スを供給するアドレスレジスタと、前記制御記憶部から
   の制御コードを保持する複数のラッチ手段と、これら複
   数のラッチ手段の出力を入力とする制御コード用セレク
   タ手段と、このセレクタ手段によって選択されて出力さ
   れる制御コードを入力して解読するデコード手段と、こ
   のデコード手段により分岐マイクロ命令コードがデコー
   ドされたときそのデコード手段により制御されて分岐条
   件を選択する条件ビット用セレクタ手段と、この条件ビ
   ット用セレクタ手段の出力を入力し前記デコード手段に
   より制御され分岐条件が一致したことを判定する分岐発
   生回路とを有し、前記制御記憶部は前記アドレスレジス
   タから供給されたアドレスに対応して同時に複数語の制
   御コードを出力して前記ラッチ手段に保持させ、前記分
   岐発生回路の出力信号により前記制御コード用セレクタ
   手段の選択を制御する事を特徴とするマイクロプログラ
   ム制御装置。