JPH04340270A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH04340270A JPH04340270A JP3016172A JP1617291A JPH04340270A JP H04340270 A JPH04340270 A JP H04340270A JP 3016172 A JP3016172 A JP 3016172A JP 1617291 A JP1617291 A JP 1617291A JP H04340270 A JPH04340270 A JP H04340270A
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- 239000004065 semiconductor Substances 0.000 title claims description 14
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000003990 capacitor Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 9
- 239000004020 conductor Substances 0.000 claims description 6
- 238000000151 deposition Methods 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 23
- 229910052814 silicon oxide Inorganic materials 0.000 abstract description 23
- 230000015654 memory Effects 0.000 abstract description 14
- 238000003860 storage Methods 0.000 abstract description 7
- 230000010354 integration Effects 0.000 abstract description 6
- 238000002955 isolation Methods 0.000 abstract description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 abstract description 2
- 230000002349 favourable effect Effects 0.000 abstract 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 8
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000000992 sputter etching Methods 0.000 description 2
- 239000000758 substrate Substances 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリおよびその
製造方法に関し、特に積層容量の下層電極形状およびそ
の形成方法に関する。
製造方法に関し、特に積層容量の下層電極形状およびそ
の形成方法に関する。
【０００２】
【従来の技術】電荷の形で二進情報を貯蔵する半導体メ
モリはセル面積が小さいため、高集積、大容量、メモリ
セルとして優れている。特にメモリセルとして一つのト
ランジスタと一つの容量とからなるメモリセル（以下１
Ｔ１Ｃセルと略す）は、構成要素も少なく、セル面積も
小さいため高集積用メモリセルとして重要である。とこ
ろでメモリの高集積化によるメモリセルサイズの縮小に
伴い、１Ｔ１Ｃセル構造における容量部面積が減少して
きている。そして容量部面積の減少による記憶電荷量の
減少は、耐α粒子問題、センス増幅器の感度の劣化を引
起こす。
モリはセル面積が小さいため、高集積、大容量、メモリ
セルとして優れている。特にメモリセルとして一つのト
ランジスタと一つの容量とからなるメモリセル（以下１
Ｔ１Ｃセルと略す）は、構成要素も少なく、セル面積も
小さいため高集積用メモリセルとして重要である。とこ
ろでメモリの高集積化によるメモリセルサイズの縮小に
伴い、１Ｔ１Ｃセル構造における容量部面積が減少して
きている。そして容量部面積の減少による記憶電荷量の
減少は、耐α粒子問題、センス増幅器の感度の劣化を引
起こす。
【０００３】従来、このような問題を解決するため、メ
モリセル面積の縮小にも拘らず大きな記憶容量部を形成
する方法が知られている。たとえば１９８８年の国際固
体素子会議（インタナショナル・エレクトロン・デバイ
シス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ））の論文集，第５９６頁から第５９９頁に「ア・ニ
ュー・スタックト・キャパシタ・ＤＲＡＭセル・キャラ
クタライズド・バイ・ア・ストレージ・キャパシタ・オ
ン・ア・ビット・ライン・ストラクチャ（Ａ Ｎｅｗ
Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ ＤＲＡ
Ｍ Ｃｅｌｌ Ｃｈａｒａｃｔａｒｉｓｅｄｂｙ
ａＳｔｏｒａｇｅ Ｃａｐａｃｉｔｏｒ Ｏｎ
ａ Ｂｉｔ−ｌｉｎｅ Ｓｔｒｕｃｔｕｒｅ）」
と題して発表された論文においては、図６に示したごと
く、１Ｔ１Ｃセルの容量部をビット線上に形成して容量
部平面積を最大限に活用したものが示されている。図６
では６が下層電極（電荷蓄積電極）、７が容量絶縁膜、
８が上層電極（対向電極）、１４がビット線、１５がワ
ード線をそれぞれ示している。
モリセル面積の縮小にも拘らず大きな記憶容量部を形成
する方法が知られている。たとえば１９８８年の国際固
体素子会議（インタナショナル・エレクトロン・デバイ
シス・ミーティング（Ｉｎｔｅｒｎａｔｉｏｎａｌ
Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎ
ｇ））の論文集，第５９６頁から第５９９頁に「ア・ニ
ュー・スタックト・キャパシタ・ＤＲＡＭセル・キャラ
クタライズド・バイ・ア・ストレージ・キャパシタ・オ
ン・ア・ビット・ライン・ストラクチャ（Ａ Ｎｅｗ
Ｓｔａｃｋｅｄ Ｃａｐａｃｉｔｏｒ ＤＲＡ
Ｍ Ｃｅｌｌ Ｃｈａｒａｃｔａｒｉｓｅｄｂｙ
ａＳｔｏｒａｇｅ Ｃａｐａｃｉｔｏｒ Ｏｎ
ａ Ｂｉｔ−ｌｉｎｅ Ｓｔｒｕｃｔｕｒｅ）」
と題して発表された論文においては、図６に示したごと
く、１Ｔ１Ｃセルの容量部をビット線上に形成して容量
部平面積を最大限に活用したものが示されている。図６
では６が下層電極（電荷蓄積電極）、７が容量絶縁膜、
８が上層電極（対向電極）、１４がビット線、１５がワ
ード線をそれぞれ示している。
【０００４】
【発明が解決しようとする課題】しかしながら、メモリ
セル面積の縮小に伴いこの様な従来構造では下層電極の
表面積増加にも限界があり、表面積の増加を達成するた
めには下層電極の膜厚を厚くしなければならない。下層
電極膜厚の増加は表面段差の増加をもたらす。そしてこ
の表面段差の増加はリソグラフィ技術をもちいたパター
ン形状転写時に大きな問題となっている。
セル面積の縮小に伴いこの様な従来構造では下層電極の
表面積増加にも限界があり、表面積の増加を達成するた
めには下層電極の膜厚を厚くしなければならない。下層
電極膜厚の増加は表面段差の増加をもたらす。そしてこ
の表面段差の増加はリソグラフィ技術をもちいたパター
ン形状転写時に大きな問題となっている。
【０００５】本発明の目的は、この様な問題点を除去し
て、高集積化に適した半導体メモリの積層容量構造にお
ける下層電極構造およびその製造方法を提供することに
ある。
て、高集積化に適した半導体メモリの積層容量構造にお
ける下層電極構造およびその製造方法を提供することに
ある。
【０００６】
【課題を解決するための手段】本発明の半導体メモリは
、側面に一定のうねりを設けた下層電極と、前記下層電
極上に設けられた厚さがほぼ一定の容量絶縁膜と、前記
容量絶縁膜上に設けられた上層電極とを含む積層容量を
備えているというものである。
、側面に一定のうねりを設けた下層電極と、前記下層電
極上に設けられた厚さがほぼ一定の容量絶縁膜と、前記
容量絶縁膜上に設けられた上層電極とを含む積層容量を
備えているというものである。
【０００７】又、本発明の半導体メモリの製造方法は、
半導体チップ上に第１の絶縁膜ないし第４の絶縁膜を堆
積する工程と、非選択性のエッチング方法により前記第
１の絶縁膜ないし第４の絶縁膜を貫通して下層の導電領
域に達するコンタクト孔を形成する工程と、前記第３の
絶縁膜に対して選択性のあるエッチングを行なって前記
コンタクト孔側面にうねりを設ける工程と、前記コンタ
クト孔を導体で埋める工程と、前記第３の絶縁膜および
第４の絶縁膜を除去して側面に一定のうねりのある積層
容量の下層電極を形成する工程とを含むというものであ
る。
半導体チップ上に第１の絶縁膜ないし第４の絶縁膜を堆
積する工程と、非選択性のエッチング方法により前記第
１の絶縁膜ないし第４の絶縁膜を貫通して下層の導電領
域に達するコンタクト孔を形成する工程と、前記第３の
絶縁膜に対して選択性のあるエッチングを行なって前記
コンタクト孔側面にうねりを設ける工程と、前記コンタ
クト孔を導体で埋める工程と、前記第３の絶縁膜および
第４の絶縁膜を除去して側面に一定のうねりのある積層
容量の下層電極を形成する工程とを含むというものであ
る。
【０００８】
【実施例】以下本発明の実施例について図面を参照して
説明する。
説明する。
【０００９】図１は本発明の一実施例を示す模式的断面
図である。
図である。
【００１０】この実施例では、１Ｔ１Ｃメモリセルの積
層容量の下層電極６の側面に一定のうねりを設けること
により、下層電極の表面積を増加させ蓄積容量を増加さ
せることができる。１はシリコン基板、２は素子分離酸
化膜、３は高濃度ｎ型拡散層、４は第１の絶縁膜（酸化
シリコン膜）、５は第２の絶縁膜（窒化シリコン膜）、
６は一定のうねりを有した下層電極、７は容量絶縁膜、
８は対向電極（上層電極）を各々示している。
層容量の下層電極６の側面に一定のうねりを設けること
により、下層電極の表面積を増加させ蓄積容量を増加さ
せることができる。１はシリコン基板、２は素子分離酸
化膜、３は高濃度ｎ型拡散層、４は第１の絶縁膜（酸化
シリコン膜）、５は第２の絶縁膜（窒化シリコン膜）、
６は一定のうねりを有した下層電極、７は容量絶縁膜、
８は対向電極（上層電極）を各々示している。
【００１１】又、容量絶縁膜７は厚さがほぼ均一で下層
電極の表面のうねりに沿って設けられている。
電極の表面のうねりに沿って設けられている。
【００１２】図２〜図５は本発明の半導体メモリ製造方
法を説明するため工程順に示した断面図である。
法を説明するため工程順に示した断面図である。
【００１３】まず、図２に示すように、ｐ型単結晶のシ
リコン１上の素子分離領域に酸化シリコン膜２を設け、
ｎ型ソース・ドレイン領域３を設けた後、全面に第１の
絶縁膜４として酸化シリコン膜、第２の絶縁膜５として
窒化シリコン膜を堆積し、その後第３の絶縁膜としてリ
ンドープ酸化シリコン膜９−１，９−２，９−３と第４
の絶縁膜としてノンドープ酸化膜１０−１，１０−２，
１０−３をそれぞれ厚さ１０〜１００ｎｍずつ交互に堆
積する。
リコン１上の素子分離領域に酸化シリコン膜２を設け、
ｎ型ソース・ドレイン領域３を設けた後、全面に第１の
絶縁膜４として酸化シリコン膜、第２の絶縁膜５として
窒化シリコン膜を堆積し、その後第３の絶縁膜としてリ
ンドープ酸化シリコン膜９−１，９−２，９−３と第４
の絶縁膜としてノンドープ酸化膜１０−１，１０−２，
１０−３をそれぞれ厚さ１０〜１００ｎｍずつ交互に堆
積する。
【００１４】次に、図３に示すように、ｎ型ソース・ド
レイン領域３上の一部を除いて全面を覆うレジスト膜１
１を形成した後、このレジスト膜１１をエッチングマス
クとし反応性スパッタエッチング技術を用いて第４の絶
縁膜ないし第１の絶縁膜および酸化シリコン膜２をエッ
チング除去しコンタクト孔１２を開孔する。
レイン領域３上の一部を除いて全面を覆うレジスト膜１
１を形成した後、このレジスト膜１１をエッチングマス
クとし反応性スパッタエッチング技術を用いて第４の絶
縁膜ないし第１の絶縁膜および酸化シリコン膜２をエッ
チング除去しコンタクト孔１２を開孔する。
【００１５】次に、図４に示すように、レジスト膜１１
を除去した後希フッ酸を用いてコンタクト内をエッチン
グし、さらにリンドープポリシリコンなどの導体１３を
コンタクト内に埋める。希フッ酸を用いてコンタクト孔
内をエッチングすると、リンドープ酸化シリコン膜９−
１，９−２，９−３とノンドープ酸化シリコン膜１０−
１，１０−２，１０−３のエッチングレートが異なるた
め、コンタクト孔内の側壁に凹凸ができる。リンドープ
酸化シリコン膜厚とノンドープ酸化シリコン膜厚との比
および希フッ酸によるエッチング時間によりコンタクト
内の側壁のうねりの大きさを制御することができる。例
えば４〜５モル％のリンを含有するリンドープ酸化シリ
コン膜の場合０．５％の希フッ酸を用いることにより１
０〜１００ｎｍ程度の凹凸をつけることができる。
を除去した後希フッ酸を用いてコンタクト内をエッチン
グし、さらにリンドープポリシリコンなどの導体１３を
コンタクト内に埋める。希フッ酸を用いてコンタクト孔
内をエッチングすると、リンドープ酸化シリコン膜９−
１，９−２，９−３とノンドープ酸化シリコン膜１０−
１，１０−２，１０−３のエッチングレートが異なるた
め、コンタクト孔内の側壁に凹凸ができる。リンドープ
酸化シリコン膜厚とノンドープ酸化シリコン膜厚との比
および希フッ酸によるエッチング時間によりコンタクト
内の側壁のうねりの大きさを制御することができる。例
えば４〜５モル％のリンを含有するリンドープ酸化シリ
コン膜の場合０．５％の希フッ酸を用いることにより１
０〜１００ｎｍ程度の凹凸をつけることができる。
【００１６】次に、図４に示すように、導体１３を反応
性スパッタエッチング技術を用いてエッチバックしコン
タクト孔内にのみ導体１３ａとして残した後、窒化シリ
コン膜（５）をエッチングマスクとしてリンドープ酸化
シリコン膜９−１〜９−３およびノンドープ酸化シリコ
ン膜１０−１〜１０−３をエッチング除去する。
性スパッタエッチング技術を用いてエッチバックしコン
タクト孔内にのみ導体１３ａとして残した後、窒化シリ
コン膜（５）をエッチングマスクとしてリンドープ酸化
シリコン膜９−１〜９−３およびノンドープ酸化シリコ
ン膜１０−１〜１０−３をエッチング除去する。
【００１７】次に、図１に示すように、熱酸化又はＣＶ
Ｄ法により酸化シリコンなどの容量絶縁膜７および上層
配線８（対向電極）を形成して積層容量部を形成する。 容量絶縁膜７の厚さは酸化シリコン膜換算で４〜６ｎｍ
にする。
Ｄ法により酸化シリコンなどの容量絶縁膜７および上層
配線８（対向電極）を形成して積層容量部を形成する。 容量絶縁膜７の厚さは酸化シリコン膜換算で４〜６ｎｍ
にする。
【００１８】以上の説明から明らかなように、下層電極
はコンタクト孔と自己整合的に形成されるので、高集積
化に有利である。
はコンタクト孔と自己整合的に形成されるので、高集積
化に有利である。
【００１９】
【発明の効果】本発明によれば、下層電極の側面に一定
のうねりを設けることにより下層電極の表面積を大きく
確保することが可能となり、微細な下層電極においても
大きな蓄積容量を容易に得ることができる。従って半導
体メモリの高集積化に寄与する効果がある。
のうねりを設けることにより下層電極の表面積を大きく
確保することが可能となり、微細な下層電極においても
大きな蓄積容量を容易に得ることができる。従って半導
体メモリの高集積化に寄与する効果がある。
【００２０】
【図面な簡単な説明】
【図１】本発明の一実施例の半導体メモリセルの積層容
量を示す断面図である。
量を示す断面図である。
【００２１】
【図２】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２２】
【図３】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２３】
【図４】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２４】
【図５】本発明の一実施例の製造方法を説明するための
断面図である。
断面図である。
【００２５】
【図６】従来の半導体メモリセルの積層容量を示す断面
図である。
図である。
【００２６】
１ ｐ型のシリコン基板
２ 酸化シリコン膜
３ ｎ型ソース・ドレイン領域
４ 酸化シリコン膜（第１の絶縁膜）５
窒化シリコン膜（第２の絶縁膜）６ 下層電極 ７ 容量絶縁膜 ８ 上層電極 ９−１，９−２，９−３ リンドープ酸化シリコ
ン膜（第３の絶縁膜） １０−１，１０−２，１０−３ ノンドープ酸化
シリコン膜（第４の絶縁膜） １１ レジスト膜 １２ コンタクト孔 １３，１３ａ 導体 １４ ビット線 １５ ワード線 １６，１７ 酸化シリコン膜
窒化シリコン膜（第２の絶縁膜）６ 下層電極 ７ 容量絶縁膜 ８ 上層電極 ９−１，９−２，９−３ リンドープ酸化シリコ
ン膜（第３の絶縁膜） １０−１，１０−２，１０−３ ノンドープ酸化
シリコン膜（第４の絶縁膜） １１ レジスト膜 １２ コンタクト孔 １３，１３ａ 導体 １４ ビット線 １５ ワード線 １６，１７ 酸化シリコン膜
Claims (2)
- 【請求項１】 側面に一定のうねりを設けた下層電極
と、前記下層電極上に設けられた厚さがほぼ一定の容量
絶縁膜と、前記容量絶縁膜上に設けられた上層電極とを
含む積層容量を備えていることを特徴とする半導体メモ
リ。 - 【請求項２】 半導体チップ上に第１の絶縁膜ないし
第４の絶縁膜を堆積する工程と、非選択性のエッチング
方法により前記第１の絶縁膜ないし第４の絶縁膜を貫通
して下層の導電領域に達するコンタクト孔を形成する工
程と、前記第３の絶縁膜に対して選択性のあるエッチン
グを行なって前記コンタクト孔側面にうねりを設ける工
程と、前記コンタクト孔を導体で埋める工程と、前記第
３の絶縁膜および第４の絶縁膜を除去して側面に一定の
うねりのある積層容量の下層電極を形成する工程とを含
むことを特徴とする半導体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03016172A JP3134319B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03016172A JP3134319B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04340270A true JPH04340270A (ja) | 1992-11-26 |
| JP3134319B2 JP3134319B2 (ja) | 2001-02-13 |
Family
ID=11909093
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03016172A Expired - Fee Related JP3134319B2 (ja) | 1991-02-07 | 1991-02-07 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3134319B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196649A (ja) * | 1992-12-08 | 1994-07-15 | Nec Corp | 半導体装置の製造方法 |
| JPH06326267A (ja) * | 1993-04-14 | 1994-11-25 | Hyundai Electron Ind Co Ltd | スタックキャパシタ及びその製造方法 |
| JPH09326476A (ja) * | 1996-05-29 | 1997-12-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 波形酸化層スペーサ利用のメモリセル形成方法 |
| JPH10112529A (ja) * | 1996-10-03 | 1998-04-28 | Taiwan Moshii Denshi Kofun Yugenkoshi | 高密度スタックｄｒａｍの製造方法 |
| JPH10125870A (ja) * | 1996-10-11 | 1998-05-15 | Taiwan Moshii Denshi Kofun Yugenkoshi | スタックｄｒａｍの製造方法 |
| KR100507865B1 (ko) * | 2000-08-31 | 2005-08-18 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조 방법 |
| US8076198B2 (en) | 2009-01-14 | 2011-12-13 | Samsung Electronics Co., Ltd. | Method of fabricating nonvolatile memory device |
| CN111512442A (zh) * | 2018-09-26 | 2020-08-07 | 桑迪士克科技有限责任公司 | 包括波状字线的三维平坦nand存储器器件及其制造方法 |
-
1991
- 1991-02-07 JP JP03016172A patent/JP3134319B2/ja not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06196649A (ja) * | 1992-12-08 | 1994-07-15 | Nec Corp | 半導体装置の製造方法 |
| JPH06326267A (ja) * | 1993-04-14 | 1994-11-25 | Hyundai Electron Ind Co Ltd | スタックキャパシタ及びその製造方法 |
| JPH09326476A (ja) * | 1996-05-29 | 1997-12-16 | Taiwan Moshii Denshi Kofun Yugenkoshi | 波形酸化層スペーサ利用のメモリセル形成方法 |
| JPH10112529A (ja) * | 1996-10-03 | 1998-04-28 | Taiwan Moshii Denshi Kofun Yugenkoshi | 高密度スタックｄｒａｍの製造方法 |
| JPH10125870A (ja) * | 1996-10-11 | 1998-05-15 | Taiwan Moshii Denshi Kofun Yugenkoshi | スタックｄｒａｍの製造方法 |
| KR100507865B1 (ko) * | 2000-08-31 | 2005-08-18 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조 방법 |
| US8076198B2 (en) | 2009-01-14 | 2011-12-13 | Samsung Electronics Co., Ltd. | Method of fabricating nonvolatile memory device |
| CN111512442A (zh) * | 2018-09-26 | 2020-08-07 | 桑迪士克科技有限责任公司 | 包括波状字线的三维平坦nand存储器器件及其制造方法 |
| CN111512442B (zh) * | 2018-09-26 | 2023-09-01 | 桑迪士克科技有限责任公司 | 包括波状字线的三维平坦nand存储器器件及其制造方法 |
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| JP3134319B2 (ja) | 2001-02-13 |
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