JPH10112529A - 高密度スタックｄｒａｍの製造方法 - Google Patents
高密度スタックｄｒａｍの製造方法Info
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- JPH10112529A JPH10112529A JP8281316A JP28131696A JPH10112529A JP H10112529 A JPH10112529 A JP H10112529A JP 8281316 A JP8281316 A JP 8281316A JP 28131696 A JP28131696 A JP 28131696A JP H10112529 A JPH10112529 A JP H10112529A
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Abstract
(57)【要約】
【課題】 高密度スタックＤＲＡＭの製造方法の提供。
【解決手段】 プラズマ増強式化学気相成長法で形成し
たプラズマ二酸化ケイ素層と熱化学気相成長法で形成し
た熱化学気相成長二酸化ケイ素層の交替複層構造を形成
し、メモリセルコンタクトの上方に皺を有する酸化層側
壁を形成し、コンデンサの下層電極の表面積を増加し、
大幅にコンデンサの電容量を増加し、この高電容量のコ
ンデンサを１６メガビット以上の高密度スタックＤＲＡ
Ｍの製造に応用する。
たプラズマ二酸化ケイ素層と熱化学気相成長法で形成し
た熱化学気相成長二酸化ケイ素層の交替複層構造を形成
し、メモリセルコンタクトの上方に皺を有する酸化層側
壁を形成し、コンデンサの下層電極の表面積を増加し、
大幅にコンデンサの電容量を増加し、この高電容量のコ
ンデンサを１６メガビット以上の高密度スタックＤＲＡ
Ｍの製造に応用する。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路のＤＲＡ
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）の製造方法に関し、特にスタックＤＲＡＭ
（Ｓｔａｃｋ ＤＲＡＭ）の製造方法に関する。
Ｍ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍ
ｅｍｏｒｙ）の製造方法に関し、特にスタックＤＲＡＭ
（Ｓｔａｃｋ ＤＲＡＭ）の製造方法に関する。
【０００２】
【従来の技術】典型的なスタックＤＲＡＭはシリコン半
導体ウエハー上に一つの金属酸化物半導体電界効果トラ
ンジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ； ＭＯＳＦＥＴ）とコンデンサを製造し、並
びに上述の電界効果トランジスタのソース極を利用して
コンデンサの下層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）と
連接し、以てＤＲＡＭのメモリセル（Ｍｅｍｏｒｙ Ｃ
ｅｌｌ）を形成しており、膨大な数のメモリセル集成さ
れてメモリ集積回路とされていた。
導体ウエハー上に一つの金属酸化物半導体電界効果トラ
ンジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄ
ｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉ
ｓｔｏｒ； ＭＯＳＦＥＴ）とコンデンサを製造し、並
びに上述の電界効果トランジスタのソース極を利用して
コンデンサの下層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）と
連接し、以てＤＲＡＭのメモリセル（Ｍｅｍｏｒｙ Ｃ
ｅｌｌ）を形成しており、膨大な数のメモリセル集成さ
れてメモリ集積回路とされていた。
【０００３】最近数年来、ＤＲＡＭの集積密度（Ｐａｃ
ｋｉｎｇ Ｄｅｎｓｉｔｙ）は急速に増加し、現在で
は、すでにメモリセルサイズが１．５平方ミクロンに６
千４百万ビットのものが量産されている。日本の半導体
メーカーである日本電気株式会社（ＮＥＣ）では１９９
５年にすでに１ギガビットのＤＲＡＭのプロトタイプを
開発したと発表している。
ｋｉｎｇ Ｄｅｎｓｉｔｙ）は急速に増加し、現在で
は、すでにメモリセルサイズが１．５平方ミクロンに６
千４百万ビットのものが量産されている。日本の半導体
メーカーである日本電気株式会社（ＮＥＣ）では１９９
５年にすでに１ギガビットのＤＲＡＭのプロトタイプを
開発したと発表している。
【０００４】ＤＲＡＭの高度集積化の目的を達成するた
めには、メモリセルのサイズを縮小する必要があり、そ
れは即ち、電界効果トランジスタとコンデンサのサイズ
を縮小する必要を示す。しかし、コンデンサはサイズを
縮小すると電容値が低くなり、メモリ回路の信号とノイ
ズ（Ｓｉｇｎａｌ Ｎｏｉｓｅ；Ｓ／Ｎ）の比が低くな
り、電気回路の誤断或いは電気回路の不安定などの欠点
をまねいた。
めには、メモリセルのサイズを縮小する必要があり、そ
れは即ち、電界効果トランジスタとコンデンサのサイズ
を縮小する必要を示す。しかし、コンデンサはサイズを
縮小すると電容値が低くなり、メモリ回路の信号とノイ
ズ（Ｓｉｇｎａｌ Ｎｏｉｓｅ；Ｓ／Ｎ）の比が低くな
り、電気回路の誤断或いは電気回路の不安定などの欠点
をまねいた。
【０００５】コンデンサのサイズを縮小する時に、コン
デンサの電容値を維持或いは増加するための構造として
は、日本の富士通株式会社のＭａｓａｏ Ｔａｇｕｃｈ
ｉ氏などがアメリカ合衆国特許第５０２１３５７号に掲
載したヒレ形コンデンサの構造が最も代表的なものであ
るが、ただし、ヒレ形コンデンサは以下のような欠点を
有していた。その１は、両側のヒレ形が異なるポリシリ
コンを連接してなるため、その下層電極の構造が比較的
脆弱であったこと、その２は、下層電極の幾何形状が比
較的尖鋭であり、特にその辺縁（Ｅｄｇｅ）にコンデン
サ誘電層の局部崩壊が発生しやすかったことである。
デンサの電容値を維持或いは増加するための構造として
は、日本の富士通株式会社のＭａｓａｏ Ｔａｇｕｃｈ
ｉ氏などがアメリカ合衆国特許第５０２１３５７号に掲
載したヒレ形コンデンサの構造が最も代表的なものであ
るが、ただし、ヒレ形コンデンサは以下のような欠点を
有していた。その１は、両側のヒレ形が異なるポリシリ
コンを連接してなるため、その下層電極の構造が比較的
脆弱であったこと、その２は、下層電極の幾何形状が比
較的尖鋭であり、特にその辺縁（Ｅｄｇｅ）にコンデン
サ誘電層の局部崩壊が発生しやすかったことである。
【０００６】
【発明が解決しようとする課題】本発明の主な目的は、
高電容量のスタックコンデンサ（Ｓｔａｃｋ Ｃａｐａ
ｃｉｔｏｒ）の製造方法を提供することにある。
高電容量のスタックコンデンサ（Ｓｔａｃｋ Ｃａｐａ
ｃｉｔｏｒ）の製造方法を提供することにある。
【０００７】本発明のもう一つの目的は、高密度スタッ
クＤＲＡＭの製造方法を提供することにある。
クＤＲＡＭの製造方法を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明は、一種
のスタックＤＲＡＭの製造方法であり、シリコン半導体
基板（Ｓｉｌｉｃｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｓｕｂｓｔｒａｔｅ）上 に、トレンチ隔離（Ｔｒｅｎ
ｃｈ Ｉｓｏｌａｔｉｏｎ）技術を利用して電場酸化層
（Ｏｘｉｄｅ）を形成して電界効果トランジスタを隔離
するのに用い、ゲート酸化層、ゲート極、ソース極、ド
レイン極を含む電界効果トランジスタと、ワードライン
（Ｗｏｒｄ Ｌｉｎｅ）とを形成し、一つの誘電層を形
成し、熱化学気相成長法により堆積した二酸化ケイ素層
と、プラズマ二酸化ケイ素層を交替して堆積してなる複
層構造を形成し、リソグラフィー技術とプラズマエッチ
ング技術を用いて垂直単向性のエッチングを上述の複層
構造と誘電層に対して行い、上述のソース極を露出させ
ることを以て、電界効果トランジスタのメモリセルコン
タクトを形成し、上述の複層構造に対して側向のエッチ
ングを行い、熱化学気相成長二酸化ケイ素層間に空腔を
形成することを以て、皺を有する酸化層側壁（Ｃｏｒｒ
ｕｇａｔｅｄ Ｓｉｄｅｗａｌｌ）を形成し、第１ポリ
シリコン層を形成し、該第１ポリシリコン層に上述の皺
を有する酸化層側壁を充満させると共に、メモリセルコ
ンタクトを跨過させ、リソグラフィー技術とプラズマエ
ッチング技術を用いてコンデンサ領域にあって第１ポリ
シリコン層をエッチングすることを以て、コンデンサの
下層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を形成し、一つ
のコンデンサ誘電層を形成し、一つの第２ポリシリコン
層を形成し、リソグラフィー技術とプラズマエッチング
技術を用いて上述の第２ポリシリコン層とコンデンサ誘
電層をエッチングすることを以て、コンデンサの上層電
極（Ｔｏｐ Ｐｌａｔｅ）を形成してなる、スタックＤ
ＲＡＭの製造方法としている。
のスタックＤＲＡＭの製造方法であり、シリコン半導体
基板（Ｓｉｌｉｃｏｎ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ
Ｓｕｂｓｔｒａｔｅ）上 に、トレンチ隔離（Ｔｒｅｎ
ｃｈ Ｉｓｏｌａｔｉｏｎ）技術を利用して電場酸化層
（Ｏｘｉｄｅ）を形成して電界効果トランジスタを隔離
するのに用い、ゲート酸化層、ゲート極、ソース極、ド
レイン極を含む電界効果トランジスタと、ワードライン
（Ｗｏｒｄ Ｌｉｎｅ）とを形成し、一つの誘電層を形
成し、熱化学気相成長法により堆積した二酸化ケイ素層
と、プラズマ二酸化ケイ素層を交替して堆積してなる複
層構造を形成し、リソグラフィー技術とプラズマエッチ
ング技術を用いて垂直単向性のエッチングを上述の複層
構造と誘電層に対して行い、上述のソース極を露出させ
ることを以て、電界効果トランジスタのメモリセルコン
タクトを形成し、上述の複層構造に対して側向のエッチ
ングを行い、熱化学気相成長二酸化ケイ素層間に空腔を
形成することを以て、皺を有する酸化層側壁（Ｃｏｒｒ
ｕｇａｔｅｄ Ｓｉｄｅｗａｌｌ）を形成し、第１ポリ
シリコン層を形成し、該第１ポリシリコン層に上述の皺
を有する酸化層側壁を充満させると共に、メモリセルコ
ンタクトを跨過させ、リソグラフィー技術とプラズマエ
ッチング技術を用いてコンデンサ領域にあって第１ポリ
シリコン層をエッチングすることを以て、コンデンサの
下層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を形成し、一つ
のコンデンサ誘電層を形成し、一つの第２ポリシリコン
層を形成し、リソグラフィー技術とプラズマエッチング
技術を用いて上述の第２ポリシリコン層とコンデンサ誘
電層をエッチングすることを以て、コンデンサの上層電
極（Ｔｏｐ Ｐｌａｔｅ）を形成してなる、スタックＤ
ＲＡＭの製造方法としている。
【０００９】請求項２の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、誘電層は、ニトロ
化ケイ素層を指し、その厚さは５００から１５００オン
グストロームとする、スタックＤＲＡＭの製造方法とし
ている。
ックＤＲＡＭの製造方法で、その中、誘電層は、ニトロ
化ケイ素層を指し、その厚さは５００から１５００オン
グストロームとする、スタックＤＲＡＭの製造方法とし
ている。
【００１０】請求項３の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、交替して堆積して
なる複層構造のプラズマ二酸化ケイ素は、プラズマ増強
式化学気相成長法により形成し、その各層の厚さは２０
０から４００オングストロームとする、スタックＤＲＡ
Ｍの製造方法としている。
ックＤＲＡＭの製造方法で、その中、交替して堆積して
なる複層構造のプラズマ二酸化ケイ素は、プラズマ増強
式化学気相成長法により形成し、その各層の厚さは２０
０から４００オングストロームとする、スタックＤＲＡ
Ｍの製造方法としている。
【００１１】請求項４の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、交替して堆積して
なる複層構造の熱化学気相成長二酸化ケイ素層は低圧化
学気相成長法或いは大気圧化学気相成長法、或いは次大
気圧化学気相成長法或いはその他の化学気相成長法を用
いて形成し、その各層の厚さは２００から４００オング
ストロームとする、スタックＤＲＡＭの製造方法として
いる。
ックＤＲＡＭの製造方法で、その中、交替して堆積して
なる複層構造の熱化学気相成長二酸化ケイ素層は低圧化
学気相成長法或いは大気圧化学気相成長法、或いは次大
気圧化学気相成長法或いはその他の化学気相成長法を用
いて形成し、その各層の厚さは２００から４００オング
ストロームとする、スタックＤＲＡＭの製造方法として
いる。
【００１２】請求項５の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、空腔を形成する方
法としてフッ化水素酸溶液を利用する、スタックＤＲＡ
Ｍの製造方法としている。
ックＤＲＡＭの製造方法で、その中、空腔を形成する方
法としてフッ化水素酸溶液を利用する、スタックＤＲＡ
Ｍの製造方法としている。
【００１３】請求項６の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、第１ポリシリコン
層は化学気相成長法を利用して形成し、その厚さは２０
００から５０００オングストロームとする、スタックＤ
ＲＡＭの製造方法としている。
ックＤＲＡＭの製造方法で、その中、第１ポリシリコン
層は化学気相成長法を利用して形成し、その厚さは２０
００から５０００オングストロームとする、スタックＤ
ＲＡＭの製造方法としている。
【００１４】請求項７の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、コンデンサ誘電層
は、酸化ニトロ化ケイ素層、ニトロ化ケイ素層及び二酸
化ケイ素層よりなるか、或いは五酸化二タンタルよりな
るものとする、スタックＤＲＡＭの製造方法としてい
る。
ックＤＲＡＭの製造方法で、その中、コンデンサ誘電層
は、酸化ニトロ化ケイ素層、ニトロ化ケイ素層及び二酸
化ケイ素層よりなるか、或いは五酸化二タンタルよりな
るものとする、スタックＤＲＡＭの製造方法としてい
る。
【００１５】請求項８の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、第２ポリシリコン
層は化学気相成長法を利用して形成し、その厚さは１０
００から２０００オングストロームとする、スタックＤ
ＲＡＭの製造方法としている。
ックＤＲＡＭの製造方法で、その中、第２ポリシリコン
層は化学気相成長法を利用して形成し、その厚さは１０
００から２０００オングストロームとする、スタックＤ
ＲＡＭの製造方法としている。
【００１６】請求項９の発明は、請求項１に記載のスタ
ックＤＲＡＭの製造方法で、その中、コンデンサ誘電層
を形成する前に、一層の表面の粗いポリシリコン層を形
成する、スタックＤＲＡＭの製造方法としている。
ックＤＲＡＭの製造方法で、その中、コンデンサ誘電層
を形成する前に、一層の表面の粗いポリシリコン層を形
成する、スタックＤＲＡＭの製造方法としている。
【００１７】
【発明の実施の形態】本発明の製造方法は以下のとおり
である。まず、シリコン半導体基板上に、シャロートレ
ンチ隔離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａ
ｔｉｏｎ）技術を利用して電界効果トランジスタを隔離
する電場酸化層を形成し、その後、電界効果トランジス
タを形成する。続いて、一層のニトロ化ケイ素層（Ｓｉ
ｌｉｃｏｎ Ｎｉｔｒｉｄｅ）を形成する。
である。まず、シリコン半導体基板上に、シャロートレ
ンチ隔離（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａ
ｔｉｏｎ）技術を利用して電界効果トランジスタを隔離
する電場酸化層を形成し、その後、電界効果トランジス
タを形成する。続いて、一層のニトロ化ケイ素層（Ｓｉ
ｌｉｃｏｎ Ｎｉｔｒｉｄｅ）を形成する。
【００１８】その後、熱化学気相成長法（Ｔｈｅｒｍａ
ｌ Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）を利用して、一層の第１熱化学気相成長二酸化ケイ
素（Ｆｉｒｓｔ Ｔｈｅｒｍａｌ ＣＶＤ Ｏｘｉｄ
ｅ）層を形成し、さらにプラズマ増強式化学気相成長法
（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）を
利用して一層の第１プラズマ二酸化ケイ素層（Ｆｉｒｓ
ｔ ＰＥ−Ｏｘｉｄｅ）を形成し、さらに、連続して第
２熱化学気相成長二酸化ケイ素層、第２プラズマ二酸化
ケイ素層、第３熱化学気相成長二酸化ケイ素層、第３プ
ラズマ二酸化ケイ素層を形成し、以て交替複層構造（Ａ
ｏｔｅｒｎａｔｉｖｅ Ｌａｙｅｒｓ）を形成する。
ｌ Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）を利用して、一層の第１熱化学気相成長二酸化ケイ
素（Ｆｉｒｓｔ Ｔｈｅｒｍａｌ ＣＶＤ Ｏｘｉｄ
ｅ）層を形成し、さらにプラズマ増強式化学気相成長法
（Ｐｌａｓｍａ Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ
Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＥＣＶＤ）を
利用して一層の第１プラズマ二酸化ケイ素層（Ｆｉｒｓ
ｔ ＰＥ−Ｏｘｉｄｅ）を形成し、さらに、連続して第
２熱化学気相成長二酸化ケイ素層、第２プラズマ二酸化
ケイ素層、第３熱化学気相成長二酸化ケイ素層、第３プ
ラズマ二酸化ケイ素層を形成し、以て交替複層構造（Ａ
ｏｔｅｒｎａｔｉｖｅ Ｌａｙｅｒｓ）を形成する。
【００１９】続いて、リソグラフィー技術とプラズマエ
ッチング技術を利用してコンデンサ領域（Ｃａｐａｃｉ
ｔｏｒ Ｒｅｇｉｏｎ）の上述の交替複層構造と上述の
ニトロ化ケイ素層をエッチングし、以て電界効果トラン
ジスタのメモリセルコンタクト（Ｃｅｌｌ Ｃｏｎｔａ
ｃｔ）を形成し、即ち、上述の第３プラズマ二酸化ケイ
素層、第３熱化学気相成長二酸化ケイ素層、第２プラズ
マ二酸化ケイ素層、第２熱化学気相成長二酸化ケイ素
層、第１プラズマ二酸化ケイ素層、第１熱化学気相成長
二酸化ケイ素層、及びニトロ化ケイ素層をエッチングし
てシリコン半導体ウエハー表面でプラズマエッチングが
終了する。その後、フッ化水素酸溶液で側向のエッチン
グを行い、上述の第１プラズマ二酸化ケイ素層、第１熱
化学気相成長二酸化ケイ素層、第２プラズマ二酸化ケイ
素層、第２熱化学気相成長二酸化ケイ素層、第３プラズ
マ二酸化ケイ素層、第３熱化学気相成長二酸化ケイ素層
を除去すると、上述のプラズマ二酸化ケイ素のエッチン
グ率は熱化学気相成長二酸化ケイ素のものより速いた
め、第１熱化学気相成長二酸化ケイ素層と第２熱化学気
相成長二酸化ケイ素層の間、及び第２熱化学気相成長二
酸化ケイ素層と第３熱化学気相成長二酸化ケイ素層の間
に空腔（Ｃａｖｉｔｙ）が形成され、以て皺を有する酸
化層側壁（Ｃｏｒｒｕｇａｔｅｄ Ｏｘｉｄｅ Ｓｉｄ
ｅｗａｌｌ）が形成される。後に、コンデンサの下層電
極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を上述のメモリセルコ
ンタクトを介して上述の電界効果トランジスタのソース
極と電気的に接続させる。
ッチング技術を利用してコンデンサ領域（Ｃａｐａｃｉ
ｔｏｒ Ｒｅｇｉｏｎ）の上述の交替複層構造と上述の
ニトロ化ケイ素層をエッチングし、以て電界効果トラン
ジスタのメモリセルコンタクト（Ｃｅｌｌ Ｃｏｎｔａ
ｃｔ）を形成し、即ち、上述の第３プラズマ二酸化ケイ
素層、第３熱化学気相成長二酸化ケイ素層、第２プラズ
マ二酸化ケイ素層、第２熱化学気相成長二酸化ケイ素
層、第１プラズマ二酸化ケイ素層、第１熱化学気相成長
二酸化ケイ素層、及びニトロ化ケイ素層をエッチングし
てシリコン半導体ウエハー表面でプラズマエッチングが
終了する。その後、フッ化水素酸溶液で側向のエッチン
グを行い、上述の第１プラズマ二酸化ケイ素層、第１熱
化学気相成長二酸化ケイ素層、第２プラズマ二酸化ケイ
素層、第２熱化学気相成長二酸化ケイ素層、第３プラズ
マ二酸化ケイ素層、第３熱化学気相成長二酸化ケイ素層
を除去すると、上述のプラズマ二酸化ケイ素のエッチン
グ率は熱化学気相成長二酸化ケイ素のものより速いた
め、第１熱化学気相成長二酸化ケイ素層と第２熱化学気
相成長二酸化ケイ素層の間、及び第２熱化学気相成長二
酸化ケイ素層と第３熱化学気相成長二酸化ケイ素層の間
に空腔（Ｃａｖｉｔｙ）が形成され、以て皺を有する酸
化層側壁（Ｃｏｒｒｕｇａｔｅｄ Ｏｘｉｄｅ Ｓｉｄ
ｅｗａｌｌ）が形成される。後に、コンデンサの下層電
極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を上述のメモリセルコ
ンタクトを介して上述の電界効果トランジスタのソース
極と電気的に接続させる。
【００２０】続いて、第１ポリシリコン層（Ｆｉｒｓｔ
Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積する。該第１ポリシ
リコン層はドープ（Ｄｏｐｅ）されて導電性を有するも
のとしてあり、上述のメモリセルコンタクトを跨ぐよう
に設けられる。その後、リソグラフィー技術とプラズマ
エッチング技術を用いて上述のコンデンサ領域をエッチ
ングし、上述の第１ポリシリコン層を除去し、以てコン
デンサの下層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を形成
する。その後、緩衝フッ化水素酸溶液を利用して余剰の
上述の第３プラズマ二酸化ケイ素層、第３熱化学気相成
長二酸化ケイ素層、第２プラズマ二酸化ケイ素層、第２
熱化学気相成長二酸化ケイ素層、第１プラズマ二酸化ケ
イ素層、第１熱化学気相成長二酸化ケイ素層をエッチン
グする。このエッチングはニトロ化ケイ素層表面で終止
する。その後、一層の表面の粗いポリシリコン層（Ｒｕ
ｇｇｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積し、さらに
コンデンサ誘電層と第２ポリシリコン層（Ｓｅｃｏｎｄ
Ｓｕｒｆａｃｅ Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積
し、該第２ポリシリコン層をドープして導電性を有する
ものとする。最後に、リソグラフィー技術とプラズマエ
ッチング技術を用いて上述の第２ポリシリコン層、コン
デンサ誘電層、及び表面の粗いポリシリコン層をエッチ
ングし、以てコンデンサの上層電極（Ｔｏｐ Ｐｌａｔ
ｅ）を形成する。
Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積する。該第１ポリシ
リコン層はドープ（Ｄｏｐｅ）されて導電性を有するも
のとしてあり、上述のメモリセルコンタクトを跨ぐよう
に設けられる。その後、リソグラフィー技術とプラズマ
エッチング技術を用いて上述のコンデンサ領域をエッチ
ングし、上述の第１ポリシリコン層を除去し、以てコン
デンサの下層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を形成
する。その後、緩衝フッ化水素酸溶液を利用して余剰の
上述の第３プラズマ二酸化ケイ素層、第３熱化学気相成
長二酸化ケイ素層、第２プラズマ二酸化ケイ素層、第２
熱化学気相成長二酸化ケイ素層、第１プラズマ二酸化ケ
イ素層、第１熱化学気相成長二酸化ケイ素層をエッチン
グする。このエッチングはニトロ化ケイ素層表面で終止
する。その後、一層の表面の粗いポリシリコン層（Ｒｕ
ｇｇｅｄ Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積し、さらに
コンデンサ誘電層と第２ポリシリコン層（Ｓｅｃｏｎｄ
Ｓｕｒｆａｃｅ Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積
し、該第２ポリシリコン層をドープして導電性を有する
ものとする。最後に、リソグラフィー技術とプラズマエ
ッチング技術を用いて上述の第２ポリシリコン層、コン
デンサ誘電層、及び表面の粗いポリシリコン層をエッチ
ングし、以てコンデンサの上層電極（Ｔｏｐ Ｐｌａｔ
ｅ）を形成する。
【００２１】
【実施例】図１を参照されたい。まず、格子方向（１０
０）のｐ型シリコン半導体基板１０（Ｓｉｌｉｃｏｎ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｂｓｔｒａｔｅ）上
に、標準シャロートレンチ隔離（Ｓｈａｌｌｏｗ Ｔｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を利用して電界効
果トランジスタを隔離する電場酸化層１２を形成する。
上述の電場酸化層１２の厚さは４０００オングストロー
ムから１００００オングストロームで、金属酸化物電界
効果トランジスタを隔離するのに用いる。る。その後、
金属酸化物電界効果トランジスタを形成する。この金属
酸化物電界効果トランジスタはゲート酸化層１４（Ｇａ
ｔｅ Ｏｘｉｄｅ）、ゲート極１６（Ｇａｔｅ Ｅｌｅ
ｃｔｒｏｄｅ）、ゲート極スペーサ１８（Ｓｐｅｃｅ
ｒ）、ｎ- ライトドープソース極１７Ａ又はドレイン極
１７Ｂ、及び ｎ+ ディープドープソース極１９Ａ又は
ドレイン極１９Ｂを包含する。シャロートレンチ隔離に
ついては、Ｔａｋａｔａ氏等によるアメリカ合衆国特許
第５２３１０４６号を参照されたい。
０）のｐ型シリコン半導体基板１０（Ｓｉｌｉｃｏｎ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｓｕｂｓｔｒａｔｅ）上
に、標準シャロートレンチ隔離（Ｓｈａｌｌｏｗ Ｔｒ
ｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を利用して電界効
果トランジスタを隔離する電場酸化層１２を形成する。
上述の電場酸化層１２の厚さは４０００オングストロー
ムから１００００オングストロームで、金属酸化物電界
効果トランジスタを隔離するのに用いる。る。その後、
金属酸化物電界効果トランジスタを形成する。この金属
酸化物電界効果トランジスタはゲート酸化層１４（Ｇａ
ｔｅ Ｏｘｉｄｅ）、ゲート極１６（Ｇａｔｅ Ｅｌｅ
ｃｔｒｏｄｅ）、ゲート極スペーサ１８（Ｓｐｅｃｅ
ｒ）、ｎ- ライトドープソース極１７Ａ又はドレイン極
１７Ｂ、及び ｎ+ ディープドープソース極１９Ａ又は
ドレイン極１９Ｂを包含する。シャロートレンチ隔離に
ついては、Ｔａｋａｔａ氏等によるアメリカ合衆国特許
第５２３１０４６号を参照されたい。
【００２２】さらに図１を参照されたい。上述のゲート
酸化層１４は上述のｐ型シリコン半導体基板１０表面を
熱酸化して形成し、その厚さは４０から３００オングス
トロームの間とし、上述のゲート極１６は低圧化学気相
成長法（ＬＰＣＶＤ）により形成したポリシリコンで構
成し、その厚さは２０００から４０００オングストロー
ムとする。上述のｎ- ライトドープソース極１７Ａ又は
ドレイン極１７Ｂは、イオンレイアウト技術を利用して
形成し、そのイオンの種類はリン原子（Ｐ31）とし、イ
オンレイアウト剤量は１Ｅ１３から３Ｅ１４原子／ｃｍ
2 とし、イオンレイアウトエネルギー量は２０から５０
ｋｅｖとする。上述のゲート極スペーサ１８は一層のド
ープしていない二酸化ケイ素を堆積した後、プラズマエ
ッチング技術を利用してこのドープしていない二酸化ケ
イ素に対して垂直単向性のエッチングを行い、形成す
る。上述のｎ+ ディープドープソース極１９Ａ又はドレ
イン極１９Ｂもイオンレイアウト技術により形成し、そ
のイオン種類は砒素イオン（Ａｓ75）とし、そのイオン
レイアウト剤量は１Ｅ１５から５Ｅ１６原子／ｃｍ2と
し、イオンレイアウトエネルギー量は４０から１００ｋ
ｅｖとする。
酸化層１４は上述のｐ型シリコン半導体基板１０表面を
熱酸化して形成し、その厚さは４０から３００オングス
トロームの間とし、上述のゲート極１６は低圧化学気相
成長法（ＬＰＣＶＤ）により形成したポリシリコンで構
成し、その厚さは２０００から４０００オングストロー
ムとする。上述のｎ- ライトドープソース極１７Ａ又は
ドレイン極１７Ｂは、イオンレイアウト技術を利用して
形成し、そのイオンの種類はリン原子（Ｐ31）とし、イ
オンレイアウト剤量は１Ｅ１３から３Ｅ１４原子／ｃｍ
2 とし、イオンレイアウトエネルギー量は２０から５０
ｋｅｖとする。上述のゲート極スペーサ１８は一層のド
ープしていない二酸化ケイ素を堆積した後、プラズマエ
ッチング技術を利用してこのドープしていない二酸化ケ
イ素に対して垂直単向性のエッチングを行い、形成す
る。上述のｎ+ ディープドープソース極１９Ａ又はドレ
イン極１９Ｂもイオンレイアウト技術により形成し、そ
のイオン種類は砒素イオン（Ａｓ75）とし、そのイオン
レイアウト剤量は１Ｅ１５から５Ｅ１６原子／ｃｍ2と
し、イオンレイアウトエネルギー量は４０から１００ｋ
ｅｖとする。
【００２３】次に、図２を参照されたい。続いて、低圧
化学気相成長法を利用し、一層のニトロ化ケイ素層２２
（Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）を形成する。その
後、化学気相成長法を利用して一層の第１熱化学気相成
長二酸化ケイ素層２４を形成し、さらにプラズマ増強式
化学気相成長法（Ｐｌａｓｍａ ＥｎｈａｎｃｅｄＣｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；Ｐ
ＥＣＶＤ）を利用して一層の第１プラズマ二酸化ケイ素
層２６（Ｆｉｒｓｔ ＰＥ−Ｏｘｉｄｅ）を形成し、さ
らに、連続して第２熱化学気相成長二酸化ケイ素層２
８、第２プラズマ二酸化ケイ素層３０、第３熱化学気相
成長二酸化ケイ素層３２、第３プラズマ二酸化ケイ素層
３４を形成し、以て交替複層構造（Ａｏｔｅｒｎａｔｉ
ｖｅ Ｌａｙｅｒｓ）を形成する。これは図２に示すと
おりである。
化学気相成長法を利用し、一層のニトロ化ケイ素層２２
（Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ）を形成する。その
後、化学気相成長法を利用して一層の第１熱化学気相成
長二酸化ケイ素層２４を形成し、さらにプラズマ増強式
化学気相成長法（Ｐｌａｓｍａ ＥｎｈａｎｃｅｄＣｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；Ｐ
ＥＣＶＤ）を利用して一層の第１プラズマ二酸化ケイ素
層２６（Ｆｉｒｓｔ ＰＥ−Ｏｘｉｄｅ）を形成し、さ
らに、連続して第２熱化学気相成長二酸化ケイ素層２
８、第２プラズマ二酸化ケイ素層３０、第３熱化学気相
成長二酸化ケイ素層３２、第３プラズマ二酸化ケイ素層
３４を形成し、以て交替複層構造（Ａｏｔｅｒｎａｔｉ
ｖｅ Ｌａｙｅｒｓ）を形成する。これは図２に示すと
おりである。
【００２４】上述のニトロ化ケイ素層２２は、低圧化学
気相成長法を利用して形成し、その際の反応気体はＳｉ
Ｈ2 Ｃｌ2 とＮＨ3 とし、その反応温度は約７２０℃、
反応圧力は０．２から０．４ｔｏｒｒとし、その厚さは
５００から１５００オングストロームの間とする。上述
のプラズマ増強式化学気相成長法を利用した各プラズマ
二酸化ケイ素層の形成は、反応気体ＳｉＨ4 とＮ2 Ｏ、
反応温度３００から４００℃を以てなす。また、上述の
低圧化学気相成長法を利用した各熱化学気相成長二酸化
ケイ素層の形成は、反応気体ＳｉＨ2 Ｃｌ2 とＮ2 Ｏ、
或いはＳｉＨ4とＮ2 Ｏ、反応温度７５０から９００℃
を以てなす。上述の第１熱化学気相成長二酸化ケイ素層
２４、第１プラズマ二酸化ケイ素層２６、第２熱化学気
相成長二酸化ケイ素層２８、第２プラズマ二酸化ケイ素
層３０、第３熱化学気相成長二酸化ケイ素層３２、第３
プラズマ二酸化ケイ素層３４の複層構造の各層の厚さは
２００から４００オングストロームとする。フッ化水素
酸溶液中で、上述の各プラズマ二酸化ケイ素層と熱化学
気相成長二酸化ケイ素層のエッチング選択比（Ｅｔｃｈ
Ｓｅｌｅｃｔｉｖｉｔｙ）はほぼ４対１であり、即
ち、上述のプラズマ二酸化ケイ素層のエッチング率は熱
化学気相成長二酸化ケイ素層のエッチング率より速い。
なお、熱化学気相成長二酸化ケイ素層を形成する方式と
して、低圧化学気相成長法、大気圧化学気相成長法（Ａ
ＰＣＶＤ）、或いは次大気圧化学気相成長法（Ｓｕｂ−
Ａｔｏｍｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ；ＳＡＣＶＤ）或いはその他の
各種化学気相成長法を利用できる。
気相成長法を利用して形成し、その際の反応気体はＳｉ
Ｈ2 Ｃｌ2 とＮＨ3 とし、その反応温度は約７２０℃、
反応圧力は０．２から０．４ｔｏｒｒとし、その厚さは
５００から１５００オングストロームの間とする。上述
のプラズマ増強式化学気相成長法を利用した各プラズマ
二酸化ケイ素層の形成は、反応気体ＳｉＨ4 とＮ2 Ｏ、
反応温度３００から４００℃を以てなす。また、上述の
低圧化学気相成長法を利用した各熱化学気相成長二酸化
ケイ素層の形成は、反応気体ＳｉＨ2 Ｃｌ2 とＮ2 Ｏ、
或いはＳｉＨ4とＮ2 Ｏ、反応温度７５０から９００℃
を以てなす。上述の第１熱化学気相成長二酸化ケイ素層
２４、第１プラズマ二酸化ケイ素層２６、第２熱化学気
相成長二酸化ケイ素層２８、第２プラズマ二酸化ケイ素
層３０、第３熱化学気相成長二酸化ケイ素層３２、第３
プラズマ二酸化ケイ素層３４の複層構造の各層の厚さは
２００から４００オングストロームとする。フッ化水素
酸溶液中で、上述の各プラズマ二酸化ケイ素層と熱化学
気相成長二酸化ケイ素層のエッチング選択比（Ｅｔｃｈ
Ｓｅｌｅｃｔｉｖｉｔｙ）はほぼ４対１であり、即
ち、上述のプラズマ二酸化ケイ素層のエッチング率は熱
化学気相成長二酸化ケイ素層のエッチング率より速い。
なお、熱化学気相成長二酸化ケイ素層を形成する方式と
して、低圧化学気相成長法、大気圧化学気相成長法（Ａ
ＰＣＶＤ）、或いは次大気圧化学気相成長法（Ｓｕｂ−
Ａｔｏｍｓｐｈｅｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ
Ｄｅｐｏｓｉｔｉｏｎ；ＳＡＣＶＤ）或いはその他の
各種化学気相成長法を利用できる。
【００２５】次に、図３を参照されたい。続いて、リソ
グラフィー技術とプラズマエッチング技術を用いてコン
デンサ領域（Ｃａｐａｃｉｔｏｒ Ｒｅｇｉｏｎ）の上
述の交替複層構造と上述のニトロ化ケイ素層２２をエッ
チングし、以て電界効果トランジスタのメモリセルコン
タクト３５（Ｃｅｌｌ Ｃｏｎｔａｃｔ）を形成し、即
ち、上述の第３プラズマ二酸化ケイ素層３４、第３熱化
学気相成長二酸化ケイ素層３２、第２プラズマ二酸化ケ
イ素層３０、第２熱化学気相成長二酸化ケイ素層２８、
第１プラズマ二酸化ケイ素層２６、第１熱化学気相成長
二酸化ケイ素層２４、及びニトロ化ケイ素層２２をエッ
チングし、このプラズマエッチングをｎ+ ディープドー
プソース極１９Ａ表面で終止させる。以上は図３に示す
とおりである。
グラフィー技術とプラズマエッチング技術を用いてコン
デンサ領域（Ｃａｐａｃｉｔｏｒ Ｒｅｇｉｏｎ）の上
述の交替複層構造と上述のニトロ化ケイ素層２２をエッ
チングし、以て電界効果トランジスタのメモリセルコン
タクト３５（Ｃｅｌｌ Ｃｏｎｔａｃｔ）を形成し、即
ち、上述の第３プラズマ二酸化ケイ素層３４、第３熱化
学気相成長二酸化ケイ素層３２、第２プラズマ二酸化ケ
イ素層３０、第２熱化学気相成長二酸化ケイ素層２８、
第１プラズマ二酸化ケイ素層２６、第１熱化学気相成長
二酸化ケイ素層２４、及びニトロ化ケイ素層２２をエッ
チングし、このプラズマエッチングをｎ+ ディープドー
プソース極１９Ａ表面で終止させる。以上は図３に示す
とおりである。
【００２６】次に、図４を参照されたい。その後、フッ
化水素酸溶液（ＨＦ）で側向のエッチング（Ｌａｔｅｒ
ａｌ Ｅｔｃｈ）を行い、一部の上述の第３プラズマ二
酸化ケイ素層３４、第３熱化学気相成長二酸化ケイ素層
３２、第２プラズマ二酸化ケイ素層３０、第２熱化学気
相成長二酸化ケイ素層２８、第１プラズマ二酸化ケイ素
層２６、第１熱化学気相成長二酸化ケイ素層２４をエッ
チングすると、上述の各プラズマ二酸化ケイ素層のエッ
チング率が熱化学気相成長二酸化ケイ素層のものより速
いため、第２熱化学気相成長二酸化ケイ素層２８と第１
熱化学気相成長二酸化ケイ素層２６の間、及び第３熱化
学気相成長二酸化ケイ素層３２と第２熱化学気相成長二
酸化ケイ素層３０の間に空腔３７（Ｃａｖｉｔｙ）が形
成され、以て皺を有する酸化層側壁（Ｃｏｒｒｕｇａｔ
ｅｄ Ｏｘｉｄｅ Ｓｉｄｅｗａｌｌ）が形成される。
以上は図４に示すとおりである。後に、コンデンサの下
層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を上述のメモリセ
ルコンタクト３５を介して上述の電界効果トランジスタ
のｎ+ ディープドープソース極１９Ａと電気的に接続さ
せる。
化水素酸溶液（ＨＦ）で側向のエッチング（Ｌａｔｅｒ
ａｌ Ｅｔｃｈ）を行い、一部の上述の第３プラズマ二
酸化ケイ素層３４、第３熱化学気相成長二酸化ケイ素層
３２、第２プラズマ二酸化ケイ素層３０、第２熱化学気
相成長二酸化ケイ素層２８、第１プラズマ二酸化ケイ素
層２６、第１熱化学気相成長二酸化ケイ素層２４をエッ
チングすると、上述の各プラズマ二酸化ケイ素層のエッ
チング率が熱化学気相成長二酸化ケイ素層のものより速
いため、第２熱化学気相成長二酸化ケイ素層２８と第１
熱化学気相成長二酸化ケイ素層２６の間、及び第３熱化
学気相成長二酸化ケイ素層３２と第２熱化学気相成長二
酸化ケイ素層３０の間に空腔３７（Ｃａｖｉｔｙ）が形
成され、以て皺を有する酸化層側壁（Ｃｏｒｒｕｇａｔ
ｅｄ Ｏｘｉｄｅ Ｓｉｄｅｗａｌｌ）が形成される。
以上は図４に示すとおりである。後に、コンデンサの下
層電極（Ｓｔｏｒａｇｅ Ｎｏｄｅ）を上述のメモリセ
ルコンタクト３５を介して上述の電界効果トランジスタ
のｎ+ ディープドープソース極１９Ａと電気的に接続さ
せる。
【００２７】通常、プラズマ堆積反応室の電極間隔、反
応圧力と発射周波数を調整することで、プラズマ二酸化
ケイ素薄膜の特性を改変でき、さらにそのフッ化水素酸
溶液内でのエッチング率を改変することができる。上述
の第３プラズマ二酸化ケイ素層３４、第３熱化学気相成
長二酸化ケイ素層３２、第２プラズマ二酸化ケイ素層３
０、第２熱化学気相成長二酸化ケイ素層２８、第１プラ
ズマ二酸化ケイ素層２６、第１熱化学気相成長二酸化ケ
イ素層２４及びニトロ化ケイ素層２２のプラズマエッチ
ングには、一般に、磁場増強式活性イオン式プラズマエ
ッチング（Ｍａｇｎｅｔｉｃ Ｅｎｈａｎｃｅｄ Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＭＥＲＩＥ）
或いは伝統的な活性イオン式プラズマエッチング（ＲＩ
Ｅ）も利用でき、そのプラズマ反応気体は一般にはＣＦ
4 とＣＨＦ3 などフッ化ガスを用いる。
応圧力と発射周波数を調整することで、プラズマ二酸化
ケイ素薄膜の特性を改変でき、さらにそのフッ化水素酸
溶液内でのエッチング率を改変することができる。上述
の第３プラズマ二酸化ケイ素層３４、第３熱化学気相成
長二酸化ケイ素層３２、第２プラズマ二酸化ケイ素層３
０、第２熱化学気相成長二酸化ケイ素層２８、第１プラ
ズマ二酸化ケイ素層２６、第１熱化学気相成長二酸化ケ
イ素層２４及びニトロ化ケイ素層２２のプラズマエッチ
ングには、一般に、磁場増強式活性イオン式プラズマエ
ッチング（Ｍａｇｎｅｔｉｃ Ｅｎｈａｎｃｅｄ Ｒｅ
ａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ；ＭＥＲＩＥ）
或いは伝統的な活性イオン式プラズマエッチング（ＲＩ
Ｅ）も利用でき、そのプラズマ反応気体は一般にはＣＦ
4 とＣＨＦ3 などフッ化ガスを用いる。
【００２８】上述の皺を有する酸化層側壁を形成した
後、続いて以下に述べる標準プロセスを利用し、コンデ
ンサを形成する。まず、第１ポリシリコン層（Ｆｉｒｓ
ｔ Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積する。該第１ポリ
シリコン層はドープ（Ｄｏｐｅ）して導電性を有するも
のとし、並びに上述の空腔３７を充満するものとし、且
つ上述のメモリセルコンタクト３５を跨ぐように設けて
上述の電界効果トランジスタのｎ+ ディープドープソー
ス極１９Ａと電気的に接続させる。その後、リソグラフ
ィー技術とプラズマエッチング技術を用いて上述のコン
デンサ領域をエッチングし、上述の第１ポリシリコン層
を除去し、以てコンデンサの下層電極（Ｓｔｏｒａｇｅ
Ｎｏｄｅ）を形成する。上述の第１ポリシリコン層の
プラズマエッチングには、一般に、磁場増強式活性イオ
ン式プラズマエッチング（ＭＥＲＩＥ）も利用でき、そ
のプラズマ反応気体は一般にはＳＦ6 とＨＢｒなどハロ
ゲン化ガスを用いる。その後、緩衝フッ化水素酸溶液を
利用して余剰の上述の第３プラズマ二酸化ケイ素層３
４、第３熱化学気相成長二酸化ケイ素層３２、第２プラ
ズマ二酸化ケイ素層３０、第２熱化学気相成長二酸化ケ
イ素層２８、第１プラズマ二酸化ケイ素層２６、第１熱
化学気相成長二酸化ケイ素層２４をエッチングする。こ
のエッチングはニトロ化ケイ素層表面２２で終止する。
その後、標準プロセスを利用して一層の表面の粗いポリ
シリコン層（Ｒｕｇｇｅｄ Ｐｏｌｙｓｉｌｉｃｏ
ｎ）、コンデンサ誘電層と第２ポリシリコン層（Ｓｅｃ
ｏｎｄ Ｓｕｒｆａｃｅ Ｐｏｌｙｓｉｌｉｃｏｎ）を
堆積し、並びにリソグラフィー技術とプラズマエッチン
グ技術を用いて上述の第２ポリシリコン層、コンデンサ
誘電層、及び表面の粗いポリシリコン層をエッチング
し、以てコンデンサの上層電極（Ｔｏｐ Ｐｌａｔｅ）
を形成し、以上で、高電容量のスタックコンデンサと高
集積密度のスタックＤＲＡＭを完成する。
後、続いて以下に述べる標準プロセスを利用し、コンデ
ンサを形成する。まず、第１ポリシリコン層（Ｆｉｒｓ
ｔ Ｐｏｌｙｓｉｌｉｃｏｎ）を堆積する。該第１ポリ
シリコン層はドープ（Ｄｏｐｅ）して導電性を有するも
のとし、並びに上述の空腔３７を充満するものとし、且
つ上述のメモリセルコンタクト３５を跨ぐように設けて
上述の電界効果トランジスタのｎ+ ディープドープソー
ス極１９Ａと電気的に接続させる。その後、リソグラフ
ィー技術とプラズマエッチング技術を用いて上述のコン
デンサ領域をエッチングし、上述の第１ポリシリコン層
を除去し、以てコンデンサの下層電極（Ｓｔｏｒａｇｅ
Ｎｏｄｅ）を形成する。上述の第１ポリシリコン層の
プラズマエッチングには、一般に、磁場増強式活性イオ
ン式プラズマエッチング（ＭＥＲＩＥ）も利用でき、そ
のプラズマ反応気体は一般にはＳＦ6 とＨＢｒなどハロ
ゲン化ガスを用いる。その後、緩衝フッ化水素酸溶液を
利用して余剰の上述の第３プラズマ二酸化ケイ素層３
４、第３熱化学気相成長二酸化ケイ素層３２、第２プラ
ズマ二酸化ケイ素層３０、第２熱化学気相成長二酸化ケ
イ素層２８、第１プラズマ二酸化ケイ素層２６、第１熱
化学気相成長二酸化ケイ素層２４をエッチングする。こ
のエッチングはニトロ化ケイ素層表面２２で終止する。
その後、標準プロセスを利用して一層の表面の粗いポリ
シリコン層（Ｒｕｇｇｅｄ Ｐｏｌｙｓｉｌｉｃｏ
ｎ）、コンデンサ誘電層と第２ポリシリコン層（Ｓｅｃ
ｏｎｄ Ｓｕｒｆａｃｅ Ｐｏｌｙｓｉｌｉｃｏｎ）を
堆積し、並びにリソグラフィー技術とプラズマエッチン
グ技術を用いて上述の第２ポリシリコン層、コンデンサ
誘電層、及び表面の粗いポリシリコン層をエッチング
し、以てコンデンサの上層電極（Ｔｏｐ Ｐｌａｔｅ）
を形成し、以上で、高電容量のスタックコンデンサと高
集積密度のスタックＤＲＡＭを完成する。
【００２９】上述の表面の粗いポリシリコン層は化学気
相成長法を利用して形成し、その厚さは３００から１０
００オングストロームの間とする。上述のコンデンサ誘
電層は通常は、二酸化ケイ素層（Ｓｉｌｉｃｏｎ Ｄｉ
ｏｘｉｄｅ；Ｏ）、ニトロ化ケイ素層（Ｓｉｌｉｃｏｎ
Ｎｉｔｒｉｄｅ；Ｎ）と酸化ニトロ化ケイ素層（Ｏｘ
ｙｎｉｔｒｉｄｅ；Ｏ）より構成する。上述の二酸化ケ
イ素層は表面の粗いポリシリコン層を熱酸化して形成
し、その厚さは５０から２００オングストロームとす
る。上述のニトロ化ケイ素層は低圧化学気相成長法で形
成し、その厚さは４０から６０オングストロームとす
る。上述の酸化ニトロ化ケイ素層は上述のニトロ化ケイ
素層を酸化して形成し、その厚さは２０から５０オング
ストロームとする。上述の第２ポリシリコン層は、通常
は低圧化学気相成長法を利用して形成し、それを同期ド
ープ（Ｉｎ−ｓｉｔｕ Ｄｏｐｅｄ）の方式で進行し、
その反応不純物原子は燐原子とし、その反応気体はＰＨ
3 とＳｉＨ4 の混合気体とし、反応温度は５２５から５
７５℃、その厚さは１０００から２０００オングストロ
ームとする。上述のコンデンサ誘電層４６は、五酸化二
タンタル（Ｔａ2 Ｏ5 ）を材料として構成可能である。
相成長法を利用して形成し、その厚さは３００から１０
００オングストロームの間とする。上述のコンデンサ誘
電層は通常は、二酸化ケイ素層（Ｓｉｌｉｃｏｎ Ｄｉ
ｏｘｉｄｅ；Ｏ）、ニトロ化ケイ素層（Ｓｉｌｉｃｏｎ
Ｎｉｔｒｉｄｅ；Ｎ）と酸化ニトロ化ケイ素層（Ｏｘ
ｙｎｉｔｒｉｄｅ；Ｏ）より構成する。上述の二酸化ケ
イ素層は表面の粗いポリシリコン層を熱酸化して形成
し、その厚さは５０から２００オングストロームとす
る。上述のニトロ化ケイ素層は低圧化学気相成長法で形
成し、その厚さは４０から６０オングストロームとす
る。上述の酸化ニトロ化ケイ素層は上述のニトロ化ケイ
素層を酸化して形成し、その厚さは２０から５０オング
ストロームとする。上述の第２ポリシリコン層は、通常
は低圧化学気相成長法を利用して形成し、それを同期ド
ープ（Ｉｎ−ｓｉｔｕ Ｄｏｐｅｄ）の方式で進行し、
その反応不純物原子は燐原子とし、その反応気体はＰＨ
3 とＳｉＨ4 の混合気体とし、反応温度は５２５から５
７５℃、その厚さは１０００から２０００オングストロ
ームとする。上述のコンデンサ誘電層４６は、五酸化二
タンタル（Ｔａ2 Ｏ5 ）を材料として構成可能である。
【００３０】
【発明の効果】本発明は、プラズマ増強式化学気相成長
法で形成したプラズマ二酸化ケイ素層と熱化学気相成長
法で形成した熱化学気相成長二酸化ケイ素層の交替複層
構造を形成し、メモリセルコンタクトの上方に皺を有す
る酸化層側壁を形成し、コンデンサの下層電極の表面積
を増加することを以て、大幅にコンデンサの電容量を増
加しており、この高電容量のコンデンサを、１６メガビ
ット以上の高密度スタックＤＲＡＭの製造に応用するこ
とにより、スタックＤＲＡＭの高密度化に大いに貢献す
る。
法で形成したプラズマ二酸化ケイ素層と熱化学気相成長
法で形成した熱化学気相成長二酸化ケイ素層の交替複層
構造を形成し、メモリセルコンタクトの上方に皺を有す
る酸化層側壁を形成し、コンデンサの下層電極の表面積
を増加することを以て、大幅にコンデンサの電容量を増
加しており、この高電容量のコンデンサを、１６メガビ
ット以上の高密度スタックＤＲＡＭの製造に応用するこ
とにより、スタックＤＲＡＭの高密度化に大いに貢献す
る。
【図１】本発明の実施例の製造工程を示す断面図であ
る。
る。
【図２】本発明の実施例の製造工程を示す断面図であ
る。
る。
【図３】本発明の実施例の製造工程を示す断面図であ
る。
る。
【図４】本発明の実施例の製造工程を示す断面図であ
る。
る。
１０ ｐ型シリコン半導体基板 １２ 電場酸化層 １４ ゲート酸化層 １６ ゲート極 １８ ゲート極スペーサ １７Ａ ｎ- ライトドープソース極 １７Ｂ ｎ- ライトドープドレイン極 １９Ａ ｎ+ ディープドープソース極 １９Ｂ ｎ+ ディープドープドレイン極 ２２ ニトロ化ケイ素層 ２４ 第１熱化学気相成長二酸化ケイ素層 ２６ 第１プラズマ二酸化ケイ素層 ２８ 第２熱化学気相成長二酸化ケイ素層 ３０ 第２プラズマ二酸化ケイ素層 ３２ 第３熱化学気相成長二酸化ケイ素層 ３４ 第３プラズマ二酸化ケイ素層 ３５ メモリセルコンタクト ３７ 空腔
Claims (9)
- 【請求項１】 一種のスタックＤＲＡＭの製造方法であ
り、 シリコン半導体基板（Ｓｉｌｉｃｏｎ Ｓｅｍｉｃｏｎ
ｄｕｃｔｏｒ Ｓｕｂｓｔｒａｔｅ）上 に、トレンチ
隔離（Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）技術を利用
して電場酸化層（Ｏｘｉｄｅ）を形成して電界効果トラ
ンジスタを隔離するのに用い、 ゲート酸化層、ゲート極、ソース極、ドレイン極を含む
電界効果トランジスタと、ワードライン（Ｗｏｒｄ Ｌ
ｉｎｅ）とを形成し、 一つの誘電層を形成し、 熱化学気相成長法により堆積した二酸化ケイ素層と、プ
ラズマ二酸化ケイ素層を交替して堆積してなる複層構造
を形成し、 リソグラフィー技術とプラズマエッチング技術を用いて
垂直単向性のエッチングを上述の複層構造と誘電層に対
して行い、上述のソース極を露出させることを以て、電
界効果トランジスタのメモリセルコンタクトを形成し、 上述の複層構造に対して側向のエッチングを行い、熱化
学気相成長二酸化ケイ素層間に空腔を形成することを以
て、皺を有する酸化層側壁（Ｃｏｒｒｕｇａｔｅｄ Ｓ
ｉｄｅｗａｌｌ）を形成し、 第１ポリシリコン層を形成し、該第１ポリシリコン層に
上述の皺を有する酸化層側壁を充満させると共に、メモ
リセルコンタクトを跨過させ、 リソグラフィー技術とプラズマエッチング技術を用いて
コンデンサ領域にあって第１ポリシリコン層をエッチン
グすることを以て、コンデンサの下層電極（Ｓｔｏｒａ
ｇｅ Ｎｏｄｅ）を形成し、 一つのコンデンサ誘電層を形成し、 一つの第２ポリシリコン層を形成し、 リソグラフィー技術とプラズマエッチング技術を用いて
上述の第２ポリシリコン層とコンデンサ誘電層をエッチ
ングすることを以て、コンデンサの上層電極（Ｔｏｐ
Ｐｌａｔｅ）を形成してなる、スタックＤＲＡＭの製造
方法。 - 【請求項２】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、誘電層は、ニトロ化ケイ素層を指
し、その厚さは５００から１５００オングストロームと
する、スタックＤＲＡＭの製造方法。 - 【請求項３】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、交替して堆積してなる複層構造のプ
ラズマ二酸化ケイ素は、プラズマ増強式化学気相成長法
により形成し、その各層の厚さは２００から４００オン
グストロームとする、スタックＤＲＡＭの製造方法。 - 【請求項４】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、交替して堆積してなる複層構造の熱
化学気相成長二酸化ケイ素層は低圧化学気相成長法或い
は大気圧化学気相成長法、或いは次大気圧化学気相成長
法或いはその他の化学気相成長法を用いて形成し、その
各層の厚さは２００から４００オングストロームとす
る、スタックＤＲＡＭの製造方法。 - 【請求項５】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、空腔を形成する方法としてフッ化水
素酸溶液を利用する、スタックＤＲＡＭの製造方法。 - 【請求項６】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、第１ポリシリコン層は化学気相成長
法を利用して形成し、その厚さは２０００から５０００
オングストロームとする、スタックＤＲＡＭの製造方
法。 - 【請求項７】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、コンデンサ誘電層は、酸化ニトロ化
ケイ素層、ニトロ化ケイ素層及び二酸化ケイ素層よりな
るか、或いは五酸化二タンタルよりなるものとする、ス
タックＤＲＡＭの製造方法。 - 【請求項８】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、第２ポリシリコン層は化学気相成長
法を利用して形成し、その厚さは１０００から２０００
オングストロームとする、スタックＤＲＡＭの製造方
法。 - 【請求項９】 請求項１に記載のスタックＤＲＡＭの製
造方法で、その中、コンデンサ誘電層を形成する前に、
一層の表面の粗いポリシリコン層を形成する、スタック
ＤＲＡＭの製造方法。
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|---|---|---|---|
| JP8281316A JP2898927B2 (ja) | 1996-10-03 | 1996-10-03 | 高密度スタックｄｒａｍの製造方法 |
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| JP8281316A JP2898927B2 (ja) | 1996-10-03 | 1996-10-03 | 高密度スタックｄｒａｍの製造方法 |
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|---|---|
| JPH10112529A true JPH10112529A (ja) | 1998-04-28 |
| JP2898927B2 JP2898927B2 (ja) | 1999-06-02 |
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| JP (1) | JP2898927B2 (ja) |
Citations (7)
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|---|---|---|---|---|
| JPS56147451A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Manufacture of semiconductor device |
| JPH04340270A (ja) * | 1991-02-07 | 1992-11-26 | Nec Corp | 半導体メモリの製造方法 |
| JPH06151763A (ja) * | 1992-10-30 | 1994-05-31 | Nec Corp | 半導体装置の製造方法 |
| JPH06318680A (ja) * | 1993-05-10 | 1994-11-15 | Nec Corp | 半導体記憶装置およびその製造方法 |
| JPH07307395A (ja) * | 1994-05-16 | 1995-11-21 | Matsushita Electron Corp | 半導体装置およびその製造方法 |
| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
| JPH08236725A (ja) * | 1994-11-30 | 1996-09-13 | Samsung Electron Co Ltd | 埋没ビットラインｄｒａｍセル及びその製造方法 |
-
1996
- 1996-10-03 JP JP8281316A patent/JP2898927B2/ja not_active Expired - Fee Related
Patent Citations (7)
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| JPH08222710A (ja) * | 1995-02-17 | 1996-08-30 | Mitsubishi Electric Corp | 半導体装置 |
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| Publication number | Publication date |
|---|---|
| JP2898927B2 (ja) | 1999-06-02 |
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