JPH04340762A - メモリセル回路 - Google Patents
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- JPH04340762A JPH04340762A JP3347004A JP34700491A JPH04340762A JP H04340762 A JPH04340762 A JP H04340762A JP 3347004 A JP3347004 A JP 3347004A JP 34700491 A JP34700491 A JP 34700491A JP H04340762 A JPH04340762 A JP H04340762A
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Classifications
-
- G—PHYSICS
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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-
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Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関するもので
あり、更に詳細にはメモリセル回路とその動作に関する
ものである。
あり、更に詳細にはメモリセル回路とその動作に関する
ものである。
【０００２】
【従来の技術】相補型メモリ技術において、スタティッ
クランダムアクセスメモリ（ＳＲＡＭ）セルは種々の回
路構成によって作製される。それらの回路は、電力消費
、漏れ電流、そして全体のデバイス寸法を最小に保ちな
がら、データ記憶能力を持たせるように構成される。 従って、最小数の部品で以てメモリセルを構成すること
が望ましい。セル中の各部品についても、部品の寸法や
部品への内部的、外部的相互接続について考慮すること
が必要である。
クランダムアクセスメモリ（ＳＲＡＭ）セルは種々の回
路構成によって作製される。それらの回路は、電力消費
、漏れ電流、そして全体のデバイス寸法を最小に保ちな
がら、データ記憶能力を持たせるように構成される。 従って、最小数の部品で以てメモリセルを構成すること
が望ましい。セル中の各部品についても、部品の寸法や
部品への内部的、外部的相互接続について考慮すること
が必要である。
【０００３】典型的なＳＲＡＭセルは４Ｔ−２Ｒ構成で
作製される。この構成における２つの抵抗は、抵抗要素
であるか、または等価な抵抗値を与えるために使用され
るスイッチトキャパシタ（ｓｗｉｔｃｈｅｄ ｃａｐ
ａｃｉｔｏｒ）である。４Ｔ−２Ｒセルは小型であるが
、このセルの一部として構成されるバストランジスタは
ぎりぎりの寸法のものである。というのはセルの残りの
トランジスタがこのバストランジスタの寸法に比例する
寸法に作製されなければならないからである。この結果
、パストランジスタに対して予め定められた寸法を選ぶ
ことが必然的にそのセル内の残るトランジスタに関して
より大きい寸法を定義することにつながる。こうして、
このセル内にはより大型のトランジスタとそれに対応す
る抵抗とが含まれることになり、それによって、望まし
くないデバイスの寸法と消費電力との増大をもたらすこ
とになる。更に、大型の抵抗は比較的小さいエリア中に
大きな抵抗値を要求し、従って当分野で既知の付加的な
問題を発生することになる。
作製される。この構成における２つの抵抗は、抵抗要素
であるか、または等価な抵抗値を与えるために使用され
るスイッチトキャパシタ（ｓｗｉｔｃｈｅｄ ｃａｐ
ａｃｉｔｏｒ）である。４Ｔ−２Ｒセルは小型であるが
、このセルの一部として構成されるバストランジスタは
ぎりぎりの寸法のものである。というのはセルの残りの
トランジスタがこのバストランジスタの寸法に比例する
寸法に作製されなければならないからである。この結果
、パストランジスタに対して予め定められた寸法を選ぶ
ことが必然的にそのセル内の残るトランジスタに関して
より大きい寸法を定義することにつながる。こうして、
このセル内にはより大型のトランジスタとそれに対応す
る抵抗とが含まれることになり、それによって、望まし
くないデバイスの寸法と消費電力との増大をもたらすこ
とになる。更に、大型の抵抗は比較的小さいエリア中に
大きな抵抗値を要求し、従って当分野で既知の付加的な
問題を発生することになる。
【０００４】これとは別の方法として、４Ｔ−２Ｒセル
の抵抗をスイッチトキャパシタ抵抗を用いて構成するこ
ともできる。このデバイスはセル構成を完成させるため
に合計で８個のトランジスタを必要とする。このように
、スイッチトキャパシタ抵抗を使用すれば合計８個のト
ランジスタと、それらのトランジスタのゲート、ソース
、そしてドレインへの数多くの相互接続を必要とするこ
とになる。各々の外部的相互接続はそのデバイスへのコ
ンタクトを必要とし、従ってデバイス上のより広い表面
積を使用する。この結果、デバイス容量の問題や、メモ
リセルに対して必要とされる相互接続の数が増大するこ
とに付随する生産性や収率等のその他の問題と共に、デ
バイス寸法が増大してしまうことになる。
の抵抗をスイッチトキャパシタ抵抗を用いて構成するこ
ともできる。このデバイスはセル構成を完成させるため
に合計で８個のトランジスタを必要とする。このように
、スイッチトキャパシタ抵抗を使用すれば合計８個のト
ランジスタと、それらのトランジスタのゲート、ソース
、そしてドレインへの数多くの相互接続を必要とするこ
とになる。各々の外部的相互接続はそのデバイスへのコ
ンタクトを必要とし、従ってデバイス上のより広い表面
積を使用する。この結果、デバイス容量の問題や、メモ
リセルに対して必要とされる相互接続の数が増大するこ
とに付随する生産性や収率等のその他の問題と共に、デ
バイス寸法が増大してしまうことになる。
【０００５】従って、最小数のデバイスおよびそれに付
随する相互接続を含み、最小の電力を消費し、そして小
さいエリア中に作製できるメモリセルに対する需要が生
ずる。
随する相互接続を含み、最小の電力を消費し、そして小
さいエリア中に作製できるメモリセルに対する需要が生
ずる。
【０００６】
【発明の概要】本発明に従えば、従来のメモリセルデバ
イスに付随する問題と欠点を本質的に解消し回避するメ
モリセル回路及びアレイ、それを作製するための方法、
そしてそれらの動作が得られる。
イスに付随する問題と欠点を本質的に解消し回避するメ
モリセル回路及びアレイ、それを作製するための方法、
そしてそれらの動作が得られる。
【０００７】本発明に従って作製されるメモリアレイは
、２つのモードで動作するセルを複数個含んでいる。 ２つのモードの各々は第１と第２の信号の組み合わせに
よって選ばれる。本メモリセルは、更に第１の信号を伝
達するように働く第１の導電性ラインと、前記第１の導
電性ラインに本質的に直交して、第２の信号を伝達する
ように働く第２の導電性ラインとを含んでいる。
、２つのモードで動作するセルを複数個含んでいる。 ２つのモードの各々は第１と第２の信号の組み合わせに
よって選ばれる。本メモリセルは、更に第１の信号を伝
達するように働く第１の導電性ラインと、前記第１の導
電性ラインに本質的に直交して、第２の信号を伝達する
ように働く第２の導電性ラインとを含んでいる。
【０００８】本発明の複数個のセルの各々は直列接続さ
れた第１のトランジスタ対と、直列接続された第２のト
ランジスタ対とを含む。更に、各セルは前記直列接続さ
れた第１と第２のトランジスタ対の間につながれた１対
の交差結合トランジスタを含む。
れた第１のトランジスタ対と、直列接続された第２のト
ランジスタ対とを含む。更に、各セルは前記直列接続さ
れた第１と第２のトランジスタ対の間につながれた１対
の交差結合トランジスタを含む。
【０００９】本発明は従来のメモリセル構成に比べて数
多くの技術的な特長を有する。本発明にしたがって構成
されるメモリセルは、効率的なデータの記憶と取り出し
を可能にするために最小数のデバイスを使用している。 更に、直交するワードラインを使用することで製造工程
が簡素化されるという特長を有する。この結果、製造コ
ストが削減されるという技術的利点が得られる。直交す
るワードラインの使用は２つの交差するワードラインに
よって作られる交点においてメモリアレイの完全なデコ
ードができるという技術的利点を与える。この“交差点
”アクセスという特徴は一時に１つだけのセルが活動的
になることを許容し、従って滑動状態での消費電力を削
減するという技術的利点を与える。この直交ワードライ
ンは、更に、ビットラインとコンタクトの共用を可能に
し、このためセル寸法を削減し、生産性を高める。本発
明のセル寸法の削減は更に、消費表面積の削減という技
術的利点を与え、それによって、与えられたエリア中に
より高い実装密度を許容することにつながる。
多くの技術的な特長を有する。本発明にしたがって構成
されるメモリセルは、効率的なデータの記憶と取り出し
を可能にするために最小数のデバイスを使用している。 更に、直交するワードラインを使用することで製造工程
が簡素化されるという特長を有する。この結果、製造コ
ストが削減されるという技術的利点が得られる。直交す
るワードラインの使用は２つの交差するワードラインに
よって作られる交点においてメモリアレイの完全なデコ
ードができるという技術的利点を与える。この“交差点
”アクセスという特徴は一時に１つだけのセルが活動的
になることを許容し、従って滑動状態での消費電力を削
減するという技術的利点を与える。この直交ワードライ
ンは、更に、ビットラインとコンタクトの共用を可能に
し、このためセル寸法を削減し、生産性を高める。本発
明のセル寸法の削減は更に、消費表面積の削減という技
術的利点を与え、それによって、与えられたエリア中に
より高い実装密度を許容することにつながる。
【００１０】本発明およびその利点についてより完全に
理解するために、以下において図面を参照しながら詳細
な説明を行う。
理解するために、以下において図面を参照しながら詳細
な説明を行う。
【００１１】
【実施例】図１は一般的に１０で示した従来技術のメモ
リセルを示す。メモリセル１０は、ドレイン１４、ソー
ス１６、およびゲート１８を有する第１のトランジスタ
１２と、ドレイン２２、ソース２４、およびゲート２６
を有する第２のトランジスタ２０とを含む記憶デバイス
を含んでいる。第１と第２のトランジスタ１２と２０と
は交差結合をなすようにつながれている。従って、第１
のトランジスタ１２のゲート１８は第２のトランジスタ
２０のドレイン２２へつながれている。第１のトランジ
スタ１２から第２のトランジスタ２０へのこのゲートか
らドレインへの接続は第１のノード２８を定義する。同
様に、第２のトランジスタ２０のゲート２６は第１のト
ランジスタ１２のドレイン１４へつながれている。第２
のトランジスタ２０から第１のトランジスタ１２へのこ
のゲートからドレインへの接続は第２のノード３０を定
義する。第１と第２のトランジスタ１２と２０のソース
１６と２４とは互いにつながれて、アースへつながれて
いる。
リセルを示す。メモリセル１０は、ドレイン１４、ソー
ス１６、およびゲート１８を有する第１のトランジスタ
１２と、ドレイン２２、ソース２４、およびゲート２６
を有する第２のトランジスタ２０とを含む記憶デバイス
を含んでいる。第１と第２のトランジスタ１２と２０と
は交差結合をなすようにつながれている。従って、第１
のトランジスタ１２のゲート１８は第２のトランジスタ
２０のドレイン２２へつながれている。第１のトランジ
スタ１２から第２のトランジスタ２０へのこのゲートか
らドレインへの接続は第１のノード２８を定義する。同
様に、第２のトランジスタ２０のゲート２６は第１のト
ランジスタ１２のドレイン１４へつながれている。第２
のトランジスタ２０から第１のトランジスタ１２へのこ
のゲートからドレインへの接続は第２のノード３０を定
義する。第１と第２のトランジスタ１２と２０のソース
１６と２４とは互いにつながれて、アースへつながれて
いる。
【００１２】メモリセル１０は更に、ドレイン３４、ソ
ース３６およびゲート３８を有する第１のパストランジ
スタ３２を含んでいる。同様に、メモリセル１０はドレ
イン４２、ソース４４およびゲート４６を有する第２の
パストランジスタ４０を含んでいる。パストランジスタ
３２と４０のソース３６と４４は、それぞれ第２と第１
のノード３０と２８へつながれている。パストランジス
タ３２と４０のゲート３８と４６とは互いにつながれて
、ワードライン４８へつながれている。第１のパストラ
ンジスタ３２のドレイン３４はビットライン５０へつな
がれている。第２のパストランジスタ４０のドレイン４
２は反転ビットライン５２へつながれている。第１と第
２のノード２８と３０はそれぞれ抵抗５４と５６を通し
て供給電圧Ｖｄｄへつながれている。
ース３６およびゲート３８を有する第１のパストランジ
スタ３２を含んでいる。同様に、メモリセル１０はドレ
イン４２、ソース４４およびゲート４６を有する第２の
パストランジスタ４０を含んでいる。パストランジスタ
３２と４０のソース３６と４４は、それぞれ第２と第１
のノード３０と２８へつながれている。パストランジス
タ３２と４０のゲート３８と４６とは互いにつながれて
、ワードライン４８へつながれている。第１のパストラ
ンジスタ３２のドレイン３４はビットライン５０へつな
がれている。第２のパストランジスタ４０のドレイン４
２は反転ビットライン５２へつながれている。第１と第
２のノード２８と３０はそれぞれ抵抗５４と５６を通し
て供給電圧Ｖｄｄへつながれている。
【００１３】書き込みイネーブル（ｅｎａｂｌｅ）トラ
ンジスタ５８はソース６０、ゲート６２およびドレイン
６４を含んでいる。書き込みイネーブルトランジスタ５
８のソース６０はビットライン５０へつながれている。 書き込みイネーブルトランジスタ５８のゲート６２は、
ＷＥと記された書き込みイネーブル信号を受け取るよう
になっている。同様に、第２の書き込みイネーブルトラ
ンジスタ６６はソース６８、ゲート７０およびドレイン
７２を有する。ソース６８は反転ビットライン５２へつ
ながれている。第２の書き込みイネーブルトランジスタ
６６のゲート７０は書き込みイネーブル信号の反転を受
け取るようになっている。書き込みイネーブルトランジ
スタ５８と６６のドレイン６４と７２はアースへつなが
れている。ビットライン５０と反転ビットライン５２は
両方ともセンス増幅器７４へつながれている。センス増
幅器７４はデータを受け取るための入力７６と、データ
を出力するための出力７８とを有する。書き込みイネー
ブルトランジスタ５８と６６はセル１０の一部として示
されているが、複数個のセルがアレイ状に接続されて、
その中でアレイの各列がそれへつながれた一対の書き込
みイネーブルトランジスタを含んでいることを当業者に
は理解されるであろう。
ンジスタ５８はソース６０、ゲート６２およびドレイン
６４を含んでいる。書き込みイネーブルトランジスタ５
８のソース６０はビットライン５０へつながれている。 書き込みイネーブルトランジスタ５８のゲート６２は、
ＷＥと記された書き込みイネーブル信号を受け取るよう
になっている。同様に、第２の書き込みイネーブルトラ
ンジスタ６６はソース６８、ゲート７０およびドレイン
７２を有する。ソース６８は反転ビットライン５２へつ
ながれている。第２の書き込みイネーブルトランジスタ
６６のゲート７０は書き込みイネーブル信号の反転を受
け取るようになっている。書き込みイネーブルトランジ
スタ５８と６６のドレイン６４と７２はアースへつなが
れている。ビットライン５０と反転ビットライン５２は
両方ともセンス増幅器７４へつながれている。センス増
幅器７４はデータを受け取るための入力７６と、データ
を出力するための出力７８とを有する。書き込みイネー
ブルトランジスタ５８と６６はセル１０の一部として示
されているが、複数個のセルがアレイ状に接続されて、
その中でアレイの各列がそれへつながれた一対の書き込
みイネーブルトランジスタを含んでいることを当業者に
は理解されるであろう。
【００１４】メモリセル１０の動作は一般的には次の通
りである。メモリセル１０は２つの異なるモードで動作
する。第１のモードは非アクセスあるいは記憶モードで
あって、そこではメモリセル１０は２進数の０か１のい
ずれかを表すデータ値を保有する。メモリセル１０の第
２の動作モードはアクセスモードであって、そこでは２
進数情報がメモリセル１０に対して読み書きされる。
りである。メモリセル１０は２つの異なるモードで動作
する。第１のモードは非アクセスあるいは記憶モードで
あって、そこではメモリセル１０は２進数の０か１のい
ずれかを表すデータ値を保有する。メモリセル１０の第
２の動作モードはアクセスモードであって、そこでは２
進数情報がメモリセル１０に対して読み書きされる。
【００１５】非アクセスまたは記憶モードにおいて、ワ
ードライン信号および対応するワードライン４８は低レ
ベルにある。従って、第１と第２のパストランジスタ３
２と４０は非導通状態にあって、従って交差結合された
トランジスタ１２と２０はビットライン５０および反転
ビットライン５２から等価的に分離される。このモード
では、メモリセル１０中に記憶されている２進数に依存
して第１のトランジスタ１２または第２のトランジスタ
２０のいずれかがオンし、もう一方のトランジスタがオ
フとなる。例えば、第１のトランジスタ１２がオンで、
第２のトランジスタがオフであるような場合を考えてみ
る。第１のトランジスタ１２がオンであるので、第２の
ノード３０は等価的にトランジスタ１２を経てアースへ
つながれる。従って、第２のノード３０へつながる第２
のトランジスタ２０のゲート２６は低レベルとなり、そ
れによって第２のトランジスタ２０は非導通状態に保た
れる。第２のトランジスタ２０が非導通状態にあるので
、第１のトランジスタ１２のゲート１８は抵抗５４を経
て供給電圧Ｖｄｄへつながる。
ードライン信号および対応するワードライン４８は低レ
ベルにある。従って、第１と第２のパストランジスタ３
２と４０は非導通状態にあって、従って交差結合された
トランジスタ１２と２０はビットライン５０および反転
ビットライン５２から等価的に分離される。このモード
では、メモリセル１０中に記憶されている２進数に依存
して第１のトランジスタ１２または第２のトランジスタ
２０のいずれかがオンし、もう一方のトランジスタがオ
フとなる。例えば、第１のトランジスタ１２がオンで、
第２のトランジスタがオフであるような場合を考えてみ
る。第１のトランジスタ１２がオンであるので、第２の
ノード３０は等価的にトランジスタ１２を経てアースへ
つながれる。従って、第２のノード３０へつながる第２
のトランジスタ２０のゲート２６は低レベルとなり、そ
れによって第２のトランジスタ２０は非導通状態に保た
れる。第２のトランジスタ２０が非導通状態にあるので
、第１のトランジスタ１２のゲート１８は抵抗５４を経
て供給電圧Ｖｄｄへつながる。
【００１６】抵抗５４の抵抗値は、ここの例では第１の
トランジスタ１２を導通状態に保つのに十分な電圧が第
１のトランジスタ１２のゲート１８と第２のノード２８
に保持されるような値に選ばれている。しかし、当業者
には既知のように、第１のノード２８からゆっくりと電
流漏れが発生するため、抵抗５４の抵抗値はこの第１の
ノード２８からの漏れ電流を補償する目的で電源供給電
圧から十分な電流の取り出しが許容されるような適当な
値に選ばれるべきである。更に、温度上昇に伴う抵抗の
増加を考慮して、抵抗５４の抵抗値は温度変動に関わら
ずにこのモード例において第１のノード２８への十分な
電流が供給されるような値に選ばれなければならない。 メモリセル１０は対称的な形状をしているので抵抗値５
６の選択も抵抗５４と同様であって、従ってセルは対称
的に、すなわち第１のトランジスタ１２が非導通の間に
は第２のトランジスタ２０が導通するというように動作
するということを指摘しておく。
トランジスタ１２を導通状態に保つのに十分な電圧が第
１のトランジスタ１２のゲート１８と第２のノード２８
に保持されるような値に選ばれている。しかし、当業者
には既知のように、第１のノード２８からゆっくりと電
流漏れが発生するため、抵抗５４の抵抗値はこの第１の
ノード２８からの漏れ電流を補償する目的で電源供給電
圧から十分な電流の取り出しが許容されるような適当な
値に選ばれるべきである。更に、温度上昇に伴う抵抗の
増加を考慮して、抵抗５４の抵抗値は温度変動に関わら
ずにこのモード例において第１のノード２８への十分な
電流が供給されるような値に選ばれなければならない。 メモリセル１０は対称的な形状をしているので抵抗値５
６の選択も抵抗５４と同様であって、従ってセルは対称
的に、すなわち第１のトランジスタ１２が非導通の間に
は第２のトランジスタ２０が導通するというように動作
するということを指摘しておく。
【００１７】メモリセル１０の第２のモード、すなわち
アクセスモードにおいては、ワードライン４８上のワー
ドライン信号が高レベルであって、パストランジスタ３
２と４０を導通させる。その結果、第１と第２のノード
２８と３０はそれぞれパストランジスタ４６と３８を経
て反転ビットライン５２とビットライン５０へつながれ
る。一旦、この接続が確立すると、メモリセル１０はデ
ータを書き込まれるか、あるいはデータがそこから読み
出されるかする。パストランジスタ３２と４０が導通し
ている第２のモードの間にメモリセル１０へ書き込みを
行うためには、データは入力７６を経てセンス増幅器７
４へ転送される。センス増幅器７４は、当業者には既知
のように、それぞれ書き込みイネーブルトランジスタ５
８と６６のゲート６２と７０へ相補信号を供給する。従
って、ビットライン５０または反転ビットライン５２の
いずれかを選択的にアースへつなぐために、書き込みイ
ネーブル信号が供給される。その結果、交差結合された
トランジスタ１２と２０はそれらの現在の状態に保たれ
るか、あるいは別の状態へスイッチされるかする。メモ
リセル１０からデータを読み出すためには、センス増幅
器７４はビットライン５０および反転ビットライン５２
上の信号の相対的な振幅を検出して、当業者には既知の
ように出力７８を経てデータ出力を供給する。このよう
にメモリセル１０はデータの記憶／取り出しのための４
Ｔ−２Ｒ構成を提供する。４個のトランジスタのみが必
要であるが、セル中に含まれる抵抗のためにデバイス全
体の寸法は増大している。更に、抵抗を含むことで生産
の複雑さとコストとが増大している。
アクセスモードにおいては、ワードライン４８上のワー
ドライン信号が高レベルであって、パストランジスタ３
２と４０を導通させる。その結果、第１と第２のノード
２８と３０はそれぞれパストランジスタ４６と３８を経
て反転ビットライン５２とビットライン５０へつながれ
る。一旦、この接続が確立すると、メモリセル１０はデ
ータを書き込まれるか、あるいはデータがそこから読み
出されるかする。パストランジスタ３２と４０が導通し
ている第２のモードの間にメモリセル１０へ書き込みを
行うためには、データは入力７６を経てセンス増幅器７
４へ転送される。センス増幅器７４は、当業者には既知
のように、それぞれ書き込みイネーブルトランジスタ５
８と６６のゲート６２と７０へ相補信号を供給する。従
って、ビットライン５０または反転ビットライン５２の
いずれかを選択的にアースへつなぐために、書き込みイ
ネーブル信号が供給される。その結果、交差結合された
トランジスタ１２と２０はそれらの現在の状態に保たれ
るか、あるいは別の状態へスイッチされるかする。メモ
リセル１０からデータを読み出すためには、センス増幅
器７４はビットライン５０および反転ビットライン５２
上の信号の相対的な振幅を検出して、当業者には既知の
ように出力７８を経てデータ出力を供給する。このよう
にメモリセル１０はデータの記憶／取り出しのための４
Ｔ−２Ｒ構成を提供する。４個のトランジスタのみが必
要であるが、セル中に含まれる抵抗のためにデバイス全
体の寸法は増大している。更に、抵抗を含むことで生産
の複雑さとコストとが増大している。
【００１８】図２は一般的に８０で示した従来技術の８
トランジスタのメモリセルを示している。メモリセル８
０は図１のメモリ１０に類似しているので、両方のメモ
リセルで同様の部品には同じ符号が付されている。しか
し、メモリセル１０の抵抗５４と５６はメモリセル８０
では、対応するスイッチトキャパシタ系によって置き換
えられている。抵抗５４に置き替わるスイッチトキャパ
シタ系は、ドレイン８４、ソース８６およびゲート８８
を有する第１のトランジスタ８２と、ドレイン９２、ソ
ース９４およびゲート９６を有する第２のトランジスタ
９０を含んでいる。第１のトランジスタ８２のソース８
６は第２のトランジスタ９０のドレイン９２へつながれ
ている。この接続点は更に、デバイス基板へつながれた
寄生コンデンサ９８（点線で示されている）へつながれ
ている。典型的には、この基板は図示されたようにアー
スへつながっている。
トランジスタのメモリセルを示している。メモリセル８
０は図１のメモリ１０に類似しているので、両方のメモ
リセルで同様の部品には同じ符号が付されている。しか
し、メモリセル１０の抵抗５４と５６はメモリセル８０
では、対応するスイッチトキャパシタ系によって置き換
えられている。抵抗５４に置き替わるスイッチトキャパ
シタ系は、ドレイン８４、ソース８６およびゲート８８
を有する第１のトランジスタ８２と、ドレイン９２、ソ
ース９４およびゲート９６を有する第２のトランジスタ
９０を含んでいる。第１のトランジスタ８２のソース８
６は第２のトランジスタ９０のドレイン９２へつながれ
ている。この接続点は更に、デバイス基板へつながれた
寄生コンデンサ９８（点線で示されている）へつながれ
ている。典型的には、この基板は図示されたようにアー
スへつながっている。
【００１９】上述と同様にして、図１に示されたメモリ
セル１０の抵抗５６は図２では２トランジスタのスイッ
チトキャパシタ構成で置き換えられている。この構成に
は、ドレイン１０２、ソース１０４およびゲート１０６
を有する第３のトランジスタ１００が含まれている。更
に、このスイッチトキャパシタ構成は、ドレイン１１０
、ソース１１２およびゲート１１４を有する第４のトラ
ンジスタ１０８を含んでいる。第３のトランジスタ１０
０のソース１０４は第４のトランジスタ１０８のドレイ
ン１１０へつながれている。この接続点は更に、寄生コ
ンデンサ９８と同様に典型的にはアースへつながれたデ
バイス基板へつながる寄生コンデンサ１１６（点線で示
されている）へつながっている。トランジスタ８２と１
００のドレイン８４と１０２はそれぞれ、電源供給電圧
Ｖｄｄへつながれている。トランジスタ８２と１００の
ゲート８８と１０６は互いにつながれ、第１のクロック
信号φ１を受信るように働く。同様に、トランジスタ９
０と１０８のゲート９６と１１４は互いにつながれ、第
２のクロック信号φ２を受け取るように働く。
セル１０の抵抗５６は図２では２トランジスタのスイッ
チトキャパシタ構成で置き換えられている。この構成に
は、ドレイン１０２、ソース１０４およびゲート１０６
を有する第３のトランジスタ１００が含まれている。更
に、このスイッチトキャパシタ構成は、ドレイン１１０
、ソース１１２およびゲート１１４を有する第４のトラ
ンジスタ１０８を含んでいる。第３のトランジスタ１０
０のソース１０４は第４のトランジスタ１０８のドレイ
ン１１０へつながれている。この接続点は更に、寄生コ
ンデンサ９８と同様に典型的にはアースへつながれたデ
バイス基板へつながる寄生コンデンサ１１６（点線で示
されている）へつながっている。トランジスタ８２と１
００のドレイン８４と１０２はそれぞれ、電源供給電圧
Ｖｄｄへつながれている。トランジスタ８２と１００の
ゲート８８と１０６は互いにつながれ、第１のクロック
信号φ１を受信るように働く。同様に、トランジスタ９
０と１０８のゲート９６と１１４は互いにつながれ、第
２のクロック信号φ２を受け取るように働く。
【００２０】メモリセル８０は図１のメモリセル１０に
関連して述べたのと同じ２つのモードで動作する。第２
のモードまたはアクセスモードは、図１のメモリセル１
０に関連して説明したのと同じように発生する。しかし
、第１のモードでは、第１と第２のトランジスタ８２と
９０、そして第３と第４のトランジスタ１００と１０８
を含む両トランジスタ対は図１に示された抵抗５４と５
６によって与えられる抵抗値と等価な抵抗値を提供する
。特に、従来の技術において既知のように、第１と第２
のトランジスタ８２と９０の組み合わせは寄生コンデン
サ９８によって与えられる容量と一緒になって、抵抗値
が次の式で近似されるようにクロック入力される。
関連して述べたのと同じ２つのモードで動作する。第２
のモードまたはアクセスモードは、図１のメモリセル１
０に関連して説明したのと同じように発生する。しかし
、第１のモードでは、第１と第２のトランジスタ８２と
９０、そして第３と第４のトランジスタ１００と１０８
を含む両トランジスタ対は図１に示された抵抗５４と５
６によって与えられる抵抗値と等価な抵抗値を提供する
。特に、従来の技術において既知のように、第１と第２
のトランジスタ８２と９０の組み合わせは寄生コンデン
サ９８によって与えられる容量と一緒になって、抵抗値
が次の式で近似されるようにクロック入力される。
【００２１】
【数１】Ｒ＝１／ｆＣ
（１）
（１）
【００２２】ここで、Ｒ
はスイッチトトランジスタ対の等価抵抗値；ｆはクロッ
ク信号φ１、φ２の周波数；Ｃは寄生コンデンサ９８の
容量である。
はスイッチトトランジスタ対の等価抵抗値；ｆはクロッ
ク信号φ１、φ２の周波数；Ｃは寄生コンデンサ９８の
容量である。
【００２３】同様に、第３と第４のトランジスタ１００
と１０８もまた、上の（１） 式に従う等価抵抗値を与
えるように動作する。特に、クロック信号φ１とφ２は
重なりのないクロック信号であって、ある時点でトラン
ジスタ８２と１００を導通させ、また別の時点でトラン
ジスタ９０と１０８を導通させる。この交番式のスイッ
チングによって、第１の時点での電荷が、電源供給電圧
Ｖｄｄからそれぞれトランジスタ８２と１００を通して
寄生コンデンサ９８と１１６へ転送される。その後、φ
２が高レベルの間に、φ１が低レベルとなって、トラン
ジスタ９０と１０８を導通させる。この導通期間中に電
荷は、それぞれ寄生コンデンサ９８と１１６から第１の
ノード２８と第２のノード３０へ通過する。従って、交
番スイッチされるトランジスタ対を用いることによって
等価抵抗値が得られる。
と１０８もまた、上の（１） 式に従う等価抵抗値を与
えるように動作する。特に、クロック信号φ１とφ２は
重なりのないクロック信号であって、ある時点でトラン
ジスタ８２と１００を導通させ、また別の時点でトラン
ジスタ９０と１０８を導通させる。この交番式のスイッ
チングによって、第１の時点での電荷が、電源供給電圧
Ｖｄｄからそれぞれトランジスタ８２と１００を通して
寄生コンデンサ９８と１１６へ転送される。その後、φ
２が高レベルの間に、φ１が低レベルとなって、トラン
ジスタ９０と１０８を導通させる。この導通期間中に電
荷は、それぞれ寄生コンデンサ９８と１１６から第１の
ノード２８と第２のノード３０へ通過する。従って、交
番スイッチされるトランジスタ対を用いることによって
等価抵抗値が得られる。
【００２４】図２のメモリセル８０は従って、図１に関
連して述べた大きい抵抗の必要性をなくしたメモリデバ
イスを提供する。しかし、図１のメモリセル１０に関し
て４トランジスタであったものが（書き込みイネーブル
トランジスタ５８と６６を除いて）、合計８個のトラン
ジスタを必要とすることでトレードオフが発生する。更
に、図２のメモリセル８０は、付加されたトランジスタ
間に相互接続を必要とし、またメモリセルのパストラン
ジスタへのビットラインおよびワードラインのための個
別接続を含む。本発明はセル中に用いられるトランジス
タの数を最小に止め、同時にそれらに関する相互接続の
数を最小にする。
連して述べた大きい抵抗の必要性をなくしたメモリデバ
イスを提供する。しかし、図１のメモリセル１０に関し
て４トランジスタであったものが（書き込みイネーブル
トランジスタ５８と６６を除いて）、合計８個のトラン
ジスタを必要とすることでトレードオフが発生する。更
に、図２のメモリセル８０は、付加されたトランジスタ
間に相互接続を必要とし、またメモリセルのパストラン
ジスタへのビットラインおよびワードラインのための個
別接続を含む。本発明はセル中に用いられるトランジス
タの数を最小に止め、同時にそれらに関する相互接続の
数を最小にする。
【００２５】図３は本発明に従って作製され、本発明に
従って動作するメモリセル１１８と制御回路１１９を示
す。メモリセル１１８は、第１のトランジスタ１２０と
第２のトランジスタ１２２を含む交差結合されたトラン
ジスタ対を含んでいる。好適実施例では、第１と第２の
トランジスタ１２０と１２２はｎチャネルトランジスタ
である。第１のトランジスタ１２０は第１のノード１２
６へつながれたソース１２４を有する。第１のトランジ
スタ１２０のゲート１２８は第２のノード１３０へつな
がれている。第１のトランジスタ１２０のドレイン１３
２はアースへつながれている。第２のトランジスタ１２
２は第１のトランジスタ１２０と交差結合されている。 従って、第２のトランジスタ１２２のソース１３４は第
２のノード１３０へつながれ、それは第１のトランジス
タ１２０のゲート１２８へつながれている。第２のトラ
ンジスタ１２２のゲート１３６は第１のノード１２６へ
つながれている。第２のトランジスタ１２２のドレイン
１３８はアースへつながれている。
従って動作するメモリセル１１８と制御回路１１９を示
す。メモリセル１１８は、第１のトランジスタ１２０と
第２のトランジスタ１２２を含む交差結合されたトラン
ジスタ対を含んでいる。好適実施例では、第１と第２の
トランジスタ１２０と１２２はｎチャネルトランジスタ
である。第１のトランジスタ１２０は第１のノード１２
６へつながれたソース１２４を有する。第１のトランジ
スタ１２０のゲート１２８は第２のノード１３０へつな
がれている。第１のトランジスタ１２０のドレイン１３
２はアースへつながれている。第２のトランジスタ１２
２は第１のトランジスタ１２０と交差結合されている。 従って、第２のトランジスタ１２２のソース１３４は第
２のノード１３０へつながれ、それは第１のトランジス
タ１２０のゲート１２８へつながれている。第２のトラ
ンジスタ１２２のゲート１３６は第１のノード１２６へ
つながれている。第２のトランジスタ１２２のドレイン
１３８はアースへつながれている。
【００２６】第１のノード１２６は直列接続されたトラ
ンジスタ１４２と１４４の対を経てビットライン１４０
へつながれている。好適実施例では、トランジスタ１４
２と１４４はｎチャネルトランジスタである。トランジ
スタ１４２、１４４とデバイス基板との間に寄生容量１
４５（点線で示されている）が存在する。典型的にはこ
の容量は図示されているようにアースへつながれている
。トランジスタ１４２のソース１４６はビットライン１
４０へつながれている。トランジスタ１４２のゲート１
４８はクロック信号φ１を受信するために第１のワード
ライン１４９（“ＷＬ１”と記してある）へつながれて
いる。トランジスタ１４２のドレイン１５０はトランジ
スタ１４４のソース１５２へつながれている。トランジ
スタ１４４のゲート１５４はクロック信号φ２を受信す
るために第２のワードライン１５３（“ＷＬ２”と記し
てある）へつながれている。トランジスタ１４４のドレ
イン１５６は第１のノード１２６へつながれている。
ンジスタ１４２と１４４の対を経てビットライン１４０
へつながれている。好適実施例では、トランジスタ１４
２と１４４はｎチャネルトランジスタである。トランジ
スタ１４２、１４４とデバイス基板との間に寄生容量１
４５（点線で示されている）が存在する。典型的にはこ
の容量は図示されているようにアースへつながれている
。トランジスタ１４２のソース１４６はビットライン１
４０へつながれている。トランジスタ１４２のゲート１
４８はクロック信号φ１を受信するために第１のワード
ライン１４９（“ＷＬ１”と記してある）へつながれて
いる。トランジスタ１４２のドレイン１５０はトランジ
スタ１４４のソース１５２へつながれている。トランジ
スタ１４４のゲート１５４はクロック信号φ２を受信す
るために第２のワードライン１５３（“ＷＬ２”と記し
てある）へつながれている。トランジスタ１４４のドレ
イン１５６は第１のノード１２６へつながれている。
【００２７】第２のノード１３０は一対の直列トランジ
スタ１６０および１６２によって反転ビットライン１５
８へつながれている。好適実施例では、トランジスタ１
６０と１６２はｎチャネルトランジスタである。トラン
ジスタ１６０、１６２とデバイス基板との間に寄生容量
１６３（点線で示してある）が存在する。トランジスタ
１６２のソース１６４は反転ビットライン１５８へつな
がれている。トランジスタ１６２のゲート１６６はクロ
ック信号φ１を受信するように第１のワードライン１４
９へつながれている。トランジスタ１６２のドレイン１
６８はトランジスタ１６０のソース１７０へつながれて
いる。トランジスタ１６０のゲート１７２はクロック信
号φ２を受信するように第２のワードライン１５３へつ
ながれている。トランジスタ１６０のドレイン１７４は
第２のノード１３０へつながれている。
スタ１６０および１６２によって反転ビットライン１５
８へつながれている。好適実施例では、トランジスタ１
６０と１６２はｎチャネルトランジスタである。トラン
ジスタ１６０、１６２とデバイス基板との間に寄生容量
１６３（点線で示してある）が存在する。トランジスタ
１６２のソース１６４は反転ビットライン１５８へつな
がれている。トランジスタ１６２のゲート１６６はクロ
ック信号φ１を受信するように第１のワードライン１４
９へつながれている。トランジスタ１６２のドレイン１
６８はトランジスタ１６０のソース１７０へつながれて
いる。トランジスタ１６０のゲート１７２はクロック信
号φ２を受信するように第２のワードライン１５３へつ
ながれている。トランジスタ１６０のドレイン１７４は
第２のノード１３０へつながれている。
【００２８】ビットライン１４０と反転ビットライン１
５８は各々それらに対応する書き込みイネーブルトラン
ジスタ１７６と１７８をそれらに付随して有している。 特に、書き込みイネーブルトランジスタ１７６のソース
１８０がビットライン１４０へつながれている。書き込
みイネーブルトランジスタ１７６のゲート１８２は書き
込みイネーブル信号（ＷＥ）を受信するようにつながれ
ている。書き込みイネーブルトランジスタ１７６のドレ
イン１８４はアースへつながれている。同様に、書き込
みイネーブルトランジスタ１７８は反転ビットライン１
５８へつながれたソース１８６を含んでいる。ゲート１
８８は反転書き込みイネーブル信号ＷＥ（バー）を受信
するようにつながれている。書き込みイネーブルトラン
ジスタ１７８のドレイン１９０はアースへつながれてい
る。
５８は各々それらに対応する書き込みイネーブルトラン
ジスタ１７６と１７８をそれらに付随して有している。 特に、書き込みイネーブルトランジスタ１７６のソース
１８０がビットライン１４０へつながれている。書き込
みイネーブルトランジスタ１７６のゲート１８２は書き
込みイネーブル信号（ＷＥ）を受信するようにつながれ
ている。書き込みイネーブルトランジスタ１７６のドレ
イン１８４はアースへつながれている。同様に、書き込
みイネーブルトランジスタ１７８は反転ビットライン１
５８へつながれたソース１８６を含んでいる。ゲート１
８８は反転書き込みイネーブル信号ＷＥ（バー）を受信
するようにつながれている。書き込みイネーブルトラン
ジスタ１７８のドレイン１９０はアースへつながれてい
る。
【００２９】ビットライン１４０と反転ビットライン１
５８は両方とも、既に図１と図２に関連して述べたよう
にセンス増幅器１９２へつながれている。それに応じて
、センス増幅器１９２はデータを受信するための入力１
９４とデータを出力するための出力１９６を含んでいる
。
５８は両方とも、既に図１と図２に関連して述べたよう
にセンス増幅器１９２へつながれている。それに応じて
、センス増幅器１９２はデータを受信するための入力１
９４とデータを出力するための出力１９６を含んでいる
。
【００３０】メモリセル１１８の動作は次のようなもの
である。一般的に、メモリセル１１８は図１と図２に関
連して述べたのと同じように２つの異なるモードで動作
する。すなわち、第１のモードは非アクセスまたは記憶
モードであって、そこではメモリセル１１８はデータ値
の保持を行う。メモリセル１１８の第２の動作モードは
アクセスモードであって、そこでは２進数情報がメモリ
セル１１８との間で読み書きされる。
である。一般的に、メモリセル１１８は図１と図２に関
連して述べたのと同じように２つの異なるモードで動作
する。すなわち、第１のモードは非アクセスまたは記憶
モードであって、そこではメモリセル１１８はデータ値
の保持を行う。メモリセル１１８の第２の動作モードは
アクセスモードであって、そこでは２進数情報がメモリ
セル１１８との間で読み書きされる。
【００３１】非アクセスまたは記憶モードでは、トラン
ジスタ１４２と１４４、そしてトランジスタ１６０と１
６２の各トランジスタ対がそれぞれスイッチトキャパシ
タ構成で動作する。特に、このモードの間、クロック信
号φ１とφ２は制御回路１１９によって、クロック信号
φ２が低レベルにある時はクロック信号φ１が高レベル
に、またそれと逆にφ２が高レベルにある時はφ１が低
レベルになるように交番するように制御される。こうし
て、クロック信号φ１が高レベルにある時、トランジス
タ１４２と１６２はオンとなり、一方トランジスタ１４
４と１６０はオフとなる。その後、クロック信号が交番
し、φ２が高レベルになってトランジスタ１４４と１６
０をターンオンし、その時φ１は低レベルとなってトラ
ンジスタ１４２と１６２をターンオフする。このように
して、ビットライン１４０と第１のノード１２６、そし
て反転ビットライン１５８と第２のノード１３０のそれ
ぞれの間につながれた各トランジスタ対は次式で近似さ
れる等価抵抗を提供する：
ジスタ１４２と１４４、そしてトランジスタ１６０と１
６２の各トランジスタ対がそれぞれスイッチトキャパシ
タ構成で動作する。特に、このモードの間、クロック信
号φ１とφ２は制御回路１１９によって、クロック信号
φ２が低レベルにある時はクロック信号φ１が高レベル
に、またそれと逆にφ２が高レベルにある時はφ１が低
レベルになるように交番するように制御される。こうし
て、クロック信号φ１が高レベルにある時、トランジス
タ１４２と１６２はオンとなり、一方トランジスタ１４
４と１６０はオフとなる。その後、クロック信号が交番
し、φ２が高レベルになってトランジスタ１４４と１６
０をターンオンし、その時φ１は低レベルとなってトラ
ンジスタ１４２と１６２をターンオフする。このように
して、ビットライン１４０と第１のノード１２６、そし
て反転ビットライン１５８と第２のノード１３０のそれ
ぞれの間につながれた各トランジスタ対は次式で近似さ
れる等価抵抗を提供する：
【００３２】
【数２】Ｒ＝１／ｆＣ
（２）
（２）
【００３３】ここで、Ｒはスイッ
チトトランジスタ対の等価抵抗、ｆはクロック信号φ１
とφ２の周波数、Ｃは寄生コンデンサ１４５または１６
３のいずれかの容量である。
チトトランジスタ対の等価抵抗、ｆはクロック信号φ１
とφ２の周波数、Ｃは寄生コンデンサ１４５または１６
３のいずれかの容量である。
【００３４】こうして、このことから、非アクセス動作
モードの間、トランジスタ１４２と１４４、そしてトラ
ンジスタ１６０と１６２を含むそれぞれのトランジスタ
対が、ビットライン１４０と第１のノード１２６との間
、そして反転ビットライン１５８と第２のノード１３０
との間にそれぞれ等価抵抗を提供することが理解される
であろう。更に、非アクセスモードにおいて、制御回路
１１９はビットライン１４０と反転ビットライン１５８
の両方を供給電圧Ｖｄｄへつなぐ。従って、電荷がそれ
ぞれライン１４０と１５８からスイッチトトランジスタ
対を経て第１と第２のノード１２６と１３０へ転送され
る。
モードの間、トランジスタ１４２と１４４、そしてトラ
ンジスタ１６０と１６２を含むそれぞれのトランジスタ
対が、ビットライン１４０と第１のノード１２６との間
、そして反転ビットライン１５８と第２のノード１３０
との間にそれぞれ等価抵抗を提供することが理解される
であろう。更に、非アクセスモードにおいて、制御回路
１１９はビットライン１４０と反転ビットライン１５８
の両方を供給電圧Ｖｄｄへつなぐ。従って、電荷がそれ
ぞれライン１４０と１５８からスイッチトトランジスタ
対を経て第１と第２のノード１２６と１３０へ転送され
る。
【００３５】抵抗値Ｒは周波数ｆの関数であるので、抵
抗値を望みの値に調節するために論理回路が設けられる
。特に、抵抗値は温度の変化によって望みの値に調節さ
れる。こうして、より高いデバイス温度に対して、より
低い抵抗値を与えるために周波数が持ち上げられる。 これらのより高い温度は各セルに対してより大きい漏れ
電流をもたらし、従って電源供給電圧Ｖｄｄからより大
きい電流を取り出すことを必要とし、このため、より低
い抵抗値がこの付加的な電流を提供する。あるいは、よ
り低いデバイス温度に対してより大きい抵抗値を与える
ために周波数が下げられる。周波数を調節するために使
用される論理回路は、メモリセルのアレイと同じチップ
上に設けられることが望ましい。
抗値を望みの値に調節するために論理回路が設けられる
。特に、抵抗値は温度の変化によって望みの値に調節さ
れる。こうして、より高いデバイス温度に対して、より
低い抵抗値を与えるために周波数が持ち上げられる。 これらのより高い温度は各セルに対してより大きい漏れ
電流をもたらし、従って電源供給電圧Ｖｄｄからより大
きい電流を取り出すことを必要とし、このため、より低
い抵抗値がこの付加的な電流を提供する。あるいは、よ
り低いデバイス温度に対してより大きい抵抗値を与える
ために周波数が下げられる。周波数を調節するために使
用される論理回路は、メモリセルのアレイと同じチップ
上に設けられることが望ましい。
【００３６】第２の動作モードすなわち、アクセスモー
ドにおいて、トランジスタ１４２と１４４、そしてトラ
ンジスタ１６０と１６２を含む各トランジスタ対は図２
に関連して述べたのと同じようにパストランジスタとし
て動作する。特に、アクセスモードの間、クロック信号
φ１とφ２は両方とも制御回路１１９によって高電位へ
持ち上げられる。従って、各トランジスタ１４２、１４
４、１６０、１６２は導通する。こうして、第１のノー
ド１２６はビットライン１４０へつながれ、第２のノー
ド１３０は反転ビットライン１５８へつながれる。制御
回路１１９はもはやビットライン１４０および反転ビッ
トライン１５８をＶｄｄに保持はしない。その代わり、
アクセスモードの間、ライン１４０と１５８は既知のよ
うに、センス増幅器１９２によってメモリセル１１８の
読み書きのための制御を受ける。こうして、アクセスモ
ードの間、ビットライン１４０、反転ビットライン１５
８、そしてセンス増幅器１９２を利用して、データがセ
ルとの間で読み書きされる。
ドにおいて、トランジスタ１４２と１４４、そしてトラ
ンジスタ１６０と１６２を含む各トランジスタ対は図２
に関連して述べたのと同じようにパストランジスタとし
て動作する。特に、アクセスモードの間、クロック信号
φ１とφ２は両方とも制御回路１１９によって高電位へ
持ち上げられる。従って、各トランジスタ１４２、１４
４、１６０、１６２は導通する。こうして、第１のノー
ド１２６はビットライン１４０へつながれ、第２のノー
ド１３０は反転ビットライン１５８へつながれる。制御
回路１１９はもはやビットライン１４０および反転ビッ
トライン１５８をＶｄｄに保持はしない。その代わり、
アクセスモードの間、ライン１４０と１５８は既知のよ
うに、センス増幅器１９２によってメモリセル１１８の
読み書きのための制御を受ける。こうして、アクセスモ
ードの間、ビットライン１４０、反転ビットライン１５
８、そしてセンス増幅器１９２を利用して、データがセ
ルとの間で読み書きされる。
【００３７】上述のことから、本発明が、トランジスタ
１４２と１４４、そしてトランジスタ１６０と１６２を
含む２つの目的を持つトランジスタ対を有するメモリセ
ルを提供することが理解されたであろう。各トランジス
タ対はメモリセルに対する２つの一般的な動作モードの
間に２つの異なる機能を果たす。特に、非アクセスの動
作モードの間、各トランジスタ対はメモリセルのノード
とそれぞれのビットラインとの間に等価抵抗を提供する
。第２の動作モードの間には、各トランジスタ対はメモ
リセルとの間で読み書きを行うためのアクセスを提供す
る目的の等価パストランジスタとして動作する。このト
ランジスタ対の機能の二重性は、これらのトランジスタ
対によって実行される２つの機能の各々に関してセルに
付随する優れた利点を与える。例えば、第１のトランジ
スタが等価抵抗として動作する第１のモードにおいてス
イッチトトランジスタ対の利用は、デバイス寸法の削減
と小さいエリア内に抵抗体を作製することなく抵抗値の
組み込みを許容する。第２の動作モードまたはアクセス
モードにおいて、同じトランジスタ対をパストランジス
タとして利用することによって、セルのためのトランジ
スタの数の全体的な削減が達成される。更に、各セルに
対して電源供給電圧への独立した外部配線が必要でなく
、従って、外部的相互接続の数が大幅に削減される。 この外部的接続の削減はデバイスの効率を高め、デバイ
ス寸法と漏れ電流を低減し、デバイス製造のコストと容
易さを向上させる。
１４２と１４４、そしてトランジスタ１６０と１６２を
含む２つの目的を持つトランジスタ対を有するメモリセ
ルを提供することが理解されたであろう。各トランジス
タ対はメモリセルに対する２つの一般的な動作モードの
間に２つの異なる機能を果たす。特に、非アクセスの動
作モードの間、各トランジスタ対はメモリセルのノード
とそれぞれのビットラインとの間に等価抵抗を提供する
。第２の動作モードの間には、各トランジスタ対はメモ
リセルとの間で読み書きを行うためのアクセスを提供す
る目的の等価パストランジスタとして動作する。このト
ランジスタ対の機能の二重性は、これらのトランジスタ
対によって実行される２つの機能の各々に関してセルに
付随する優れた利点を与える。例えば、第１のトランジ
スタが等価抵抗として動作する第１のモードにおいてス
イッチトトランジスタ対の利用は、デバイス寸法の削減
と小さいエリア内に抵抗体を作製することなく抵抗値の
組み込みを許容する。第２の動作モードまたはアクセス
モードにおいて、同じトランジスタ対をパストランジス
タとして利用することによって、セルのためのトランジ
スタの数の全体的な削減が達成される。更に、各セルに
対して電源供給電圧への独立した外部配線が必要でなく
、従って、外部的相互接続の数が大幅に削減される。 この外部的接続の削減はデバイスの効率を高め、デバイ
ス寸法と漏れ電流を低減し、デバイス製造のコストと容
易さを向上させる。
【００３８】図４Ａは一般的に１９８で示したセルアレ
イの模式図である。分かり易いように、各セルは“Ｃ”
と記されている。図示の都合で、アレイ１９８は４行の
セルと４列のセルを典型的なマトリクス形式に配列し、
各セルがそれの行と列の位置を括弧で囲んだ形（すなわ
ち、“（行、列）”）で指定されるものとして描かれて
いる。アレイ１９８は当業者が望むだけの任意の数のセ
ルを含むことができることを理解されたい。アレイ１９
８中の各行はＷＬ１とＷＬ２と記された一対のワードラ
インを含んでいる。説明の都合上、第１アレイ行のワー
ドラインは“Ａ”と記され、第２行のワードラインは“
Ｂ”と記されており、以下同様である。既に図３に関連
して述べたように、ワードラインはアレイ１９８の与え
られた行内の各セルへクロック信号φ１とφ２がつなが
れるのを許容する。こうして、アクセスモードの間、Ｗ
Ｌ１とＷＬ２は高レベルへ持ち上げられ、それによって
与えられた行中の各セルへアクセスが行われる。あるい
は、非アクセスまたは記憶モードにおいては、ＷＬ１と
ＷＬ２は重なりのないようにクロックされ、その行中の
各メモリセルはデータ値を保持する。
イの模式図である。分かり易いように、各セルは“Ｃ”
と記されている。図示の都合で、アレイ１９８は４行の
セルと４列のセルを典型的なマトリクス形式に配列し、
各セルがそれの行と列の位置を括弧で囲んだ形（すなわ
ち、“（行、列）”）で指定されるものとして描かれて
いる。アレイ１９８は当業者が望むだけの任意の数のセ
ルを含むことができることを理解されたい。アレイ１９
８中の各行はＷＬ１とＷＬ２と記された一対のワードラ
インを含んでいる。説明の都合上、第１アレイ行のワー
ドラインは“Ａ”と記され、第２行のワードラインは“
Ｂ”と記されており、以下同様である。既に図３に関連
して述べたように、ワードラインはアレイ１９８の与え
られた行内の各セルへクロック信号φ１とφ２がつなが
れるのを許容する。こうして、アクセスモードの間、Ｗ
Ｌ１とＷＬ２は高レベルへ持ち上げられ、それによって
与えられた行中の各セルへアクセスが行われる。あるい
は、非アクセスまたは記憶モードにおいては、ＷＬ１と
ＷＬ２は重なりのないようにクロックされ、その行中の
各メモリセルはデータ値を保持する。
【００３９】図４Ａに示されたことから、アクセスモー
ドの間、与えられた行のＷＬ１とＷＬ２は交番クロック
され、その行中の各セルは対応するビットラインと反転
ビットライン上へ負荷を与えることが理解されるであろ
う。こうして、図示された例では、もし最初の行のセル
がアクセスモードにあれば、その行のセルへつながる各
対応するビットラインと反転ビットラインから引き出さ
れた電流の累積から大きな電流の流れ出しがもたらされ
る。従って、この累積的な電流流れ出しを減らすための
機構を設けることが望ましい。本発明の別の面は、その
ような機構を提供する。このことについては以下に詳細
に説明する。
ドの間、与えられた行のＷＬ１とＷＬ２は交番クロック
され、その行中の各セルは対応するビットラインと反転
ビットライン上へ負荷を与えることが理解されるであろ
う。こうして、図示された例では、もし最初の行のセル
がアクセスモードにあれば、その行のセルへつながる各
対応するビットラインと反転ビットラインから引き出さ
れた電流の累積から大きな電流の流れ出しがもたらされ
る。従って、この累積的な電流流れ出しを減らすための
機構を設けることが望ましい。本発明の別の面は、その
ような機構を提供する。このことについては以下に詳細
に説明する。
【００４０】図４Ｂは、ワードライン接続はなくしてあ
るが、以降で明らかになる目的のためにビットラインは
備えているアレイ１９８の模式図である。図４Ａに関連
して上述したように、アレイ１９８中の１つのセルは同
じ行中の残りのセルと一緒にアクセスされる。従って、
同じ列中で互いに隣接するどんな２つのセルも同時には
アクセスされない。こうして、同じ列中の２つのセルが
、１つのセルが他のセルの動作に干渉することなしに、
同じビットラインと反転ビットラインへコンタクトする
ことが許容される。従って、１つのコンタクト点２００
は、同じ列中で互いに隣接する２つのセルのためのビッ
トラインまたは反転ビットラインへのコンタクトである
ことができる。こうして、セルＣ（１，１）とセルＣ（
２，１）はビットラインまたは反転ビットラインのいず
れかへの必要な接続に関してコンタクト点２００を共用
する。この１つのコンタクト点を共用することは、図４
Ｂにおいて各コンタクト２００から付随のセルへ向かっ
て引かれたラインによって示されている。
るが、以降で明らかになる目的のためにビットラインは
備えているアレイ１９８の模式図である。図４Ａに関連
して上述したように、アレイ１９８中の１つのセルは同
じ行中の残りのセルと一緒にアクセスされる。従って、
同じ列中で互いに隣接するどんな２つのセルも同時には
アクセスされない。こうして、同じ列中の２つのセルが
、１つのセルが他のセルの動作に干渉することなしに、
同じビットラインと反転ビットラインへコンタクトする
ことが許容される。従って、１つのコンタクト点２００
は、同じ列中で互いに隣接する２つのセルのためのビッ
トラインまたは反転ビットラインへのコンタクトである
ことができる。こうして、セルＣ（１，１）とセルＣ（
２，１）はビットラインまたは反転ビットラインのいず
れかへの必要な接続に関してコンタクト点２００を共用
する。この１つのコンタクト点を共用することは、図４
Ｂにおいて各コンタクト２００から付随のセルへ向かっ
て引かれたラインによって示されている。
【００４１】コンタクト共用の結果、１つのセルがビッ
トラインまたは反転ビットラインへの接続毎に“半コン
タクト”しか必要としないと言える。更に、各セルがビ
ットラインへ半コンタクトを要し、反転ビットラインへ
半コンタクトを要するので、各セルはセル当たり合計１
コンタクトを必要とすると言っても良い。この考え方は
更に図４Ｃに示され、すぐ後に説明する。コンタクト２
００は望ましくは金属コンタクトであり、以下で図１１
Ａと図１１Ｂに関連して詳細に説明する。
トラインまたは反転ビットラインへの接続毎に“半コン
タクト”しか必要としないと言える。更に、各セルがビ
ットラインへ半コンタクトを要し、反転ビットラインへ
半コンタクトを要するので、各セルはセル当たり合計１
コンタクトを必要とすると言っても良い。この考え方は
更に図４Ｃに示され、すぐ後に説明する。コンタクト２
００は望ましくは金属コンタクトであり、以下で図１１
Ａと図１１Ｂに関連して詳細に説明する。
【００４２】図４Ｃは一般的な配置形に並べられた、ア
レイ１９８の最初の２つの行と最初の３つの列を図示し
ている。図４Ｃから、ここでも各セル対が一対のコンタ
クトを共用しており、従って各セルはそのセルをそれの
対応するビットラインと反転ビットラインとへコンタク
トするために合計で１コンタクト（すなわち、２×１／
２コンタクト）を必要とするということが分かる。図４
Ｃは更に、アレイ１９８中での各セルの空間的な要求を
示している。特に、各ビットラインまたは反転ビットラ
インは、当業者には“金属幅（ｍｅｔａｌ ｗｉｄｔ
ｈ）”１つ分を占めると言われる金属ラインを必要とす
る。各金属ラインは平行な金属ラインから“金属間隔（
ｍｅｔａｌ ｓｐａｃｅ）”１つ分隔てられなければ
ならない。ここで金属間隔は典型的には金属ラインの幅
と同じである。従って、単一のセルが２つ分の金属幅と
２つ分の金属間隔の合計エリアを占有することが分かる
であろう。こうして、図４Ａから図４Ｃに示された原理
に従って作製されるセルを完全に配置するためには、各
セルはそのセルの要求を完全に満たすために、２つの金
属間隔、２つの金属ライン、そして１つのコンタクトと
いう累積的な要求を有する。図５Ａから図５Ｃは、アレ
イ１９８中の各セルに対する金属間隔、金属ライン、そ
してコンタクトの要求を更に削減する目的の、本発明に
含まれる付加的な発明の概念を示している。
レイ１９８の最初の２つの行と最初の３つの列を図示し
ている。図４Ｃから、ここでも各セル対が一対のコンタ
クトを共用しており、従って各セルはそのセルをそれの
対応するビットラインと反転ビットラインとへコンタク
トするために合計で１コンタクト（すなわち、２×１／
２コンタクト）を必要とするということが分かる。図４
Ｃは更に、アレイ１９８中での各セルの空間的な要求を
示している。特に、各ビットラインまたは反転ビットラ
インは、当業者には“金属幅（ｍｅｔａｌ ｗｉｄｔ
ｈ）”１つ分を占めると言われる金属ラインを必要とす
る。各金属ラインは平行な金属ラインから“金属間隔（
ｍｅｔａｌ ｓｐａｃｅ）”１つ分隔てられなければ
ならない。ここで金属間隔は典型的には金属ラインの幅
と同じである。従って、単一のセルが２つ分の金属幅と
２つ分の金属間隔の合計エリアを占有することが分かる
であろう。こうして、図４Ａから図４Ｃに示された原理
に従って作製されるセルを完全に配置するためには、各
セルはそのセルの要求を完全に満たすために、２つの金
属間隔、２つの金属ライン、そして１つのコンタクトと
いう累積的な要求を有する。図５Ａから図５Ｃは、アレ
イ１９８中の各セルに対する金属間隔、金属ライン、そ
してコンタクトの要求を更に削減する目的の、本発明に
含まれる付加的な発明の概念を示している。
【００４３】図５Ａは一般的に２０２で示されたセルア
レイを示している。ここでも、アレイ２０２は行と列の
マトリクス形状に配置されたセルを含んでおり、アレイ
中の各セルは行と列の位置によって指定される。図示の
都合上、図５Ａにはビットラインが示されていないが、
これについては以降で図５Ｂと図５Ｃに関連して詳細に
説明する。アレイ２０２中の各セルはここでも、それに
付随する２つのワードラインを有するが、しかし、図４
Ａに示したように平行にワードラインを配置する替わり
に、図５Ａのワードラインは互いに直交している。セル
は“交差点”を参照することによって、すなわちセルの
点において交差する２つのワードラインを用いて、２つ
のモードのうちの１つ（例えば、アクセスまたは記憶モ
ード）に設定される。例えば、セルＣ（１，１）は、Ｗ
Ｌ１ＡとＷＬ２Ｂの組み合わせによって、それの２つの
モードのうちの１つのモードに設定される。こうして、
図５Ａに示された構成が、前に述べた平行なワードライ
ンと異なり、直交するワードラインを用いて特定のセル
にアクセスまたは記憶を許容することが理解されるであ
ろう。この結果、アレイ２０２中で一時に１つのセルだ
けがアクセスまたは記憶モードに置かれることになる。 従って、同じ行中の、または同じ列中の隣接する２つの
セルが同時にアクセスまたは記憶モードにあることはな
いということになる。以降でより明瞭にあるであろうが
、同時にアクセスされるセル数をこのように削減するこ
とは全体のセル寸法を減らし、回路製造技術に課される
制約を改善する。より小さいセル寸法はアレイ全体の大
きさを削減する。更に、従来技術の場合のようにセルの
１つの行全体のようなグループでアクセスされるのと違
って、一時に１個だけのセルがアクセスされることから
、アレイの動作電力消費は低減される。
レイを示している。ここでも、アレイ２０２は行と列の
マトリクス形状に配置されたセルを含んでおり、アレイ
中の各セルは行と列の位置によって指定される。図示の
都合上、図５Ａにはビットラインが示されていないが、
これについては以降で図５Ｂと図５Ｃに関連して詳細に
説明する。アレイ２０２中の各セルはここでも、それに
付随する２つのワードラインを有するが、しかし、図４
Ａに示したように平行にワードラインを配置する替わり
に、図５Ａのワードラインは互いに直交している。セル
は“交差点”を参照することによって、すなわちセルの
点において交差する２つのワードラインを用いて、２つ
のモードのうちの１つ（例えば、アクセスまたは記憶モ
ード）に設定される。例えば、セルＣ（１，１）は、Ｗ
Ｌ１ＡとＷＬ２Ｂの組み合わせによって、それの２つの
モードのうちの１つのモードに設定される。こうして、
図５Ａに示された構成が、前に述べた平行なワードライ
ンと異なり、直交するワードラインを用いて特定のセル
にアクセスまたは記憶を許容することが理解されるであ
ろう。この結果、アレイ２０２中で一時に１つのセルだ
けがアクセスまたは記憶モードに置かれることになる。 従って、同じ行中の、または同じ列中の隣接する２つの
セルが同時にアクセスまたは記憶モードにあることはな
いということになる。以降でより明瞭にあるであろうが
、同時にアクセスされるセル数をこのように削減するこ
とは全体のセル寸法を減らし、回路製造技術に課される
制約を改善する。より小さいセル寸法はアレイ全体の大
きさを削減する。更に、従来技術の場合のようにセルの
１つの行全体のようなグループでアクセスされるのと違
って、一時に１個だけのセルがアクセスされることから
、アレイの動作電力消費は低減される。
【００４４】図５Ｂは、図５Ａで述べたワードラインは
なくしているが、アレイのセルを完成するために必要な
ビットラインを付加したアレイ２０２を示している。ア
レイ中の各セルはコンタクト点２０４においてそれに対
応するビットラインおよび反転ビットラインへつながれ
ている。上で図５Ａに関連して述べたように、直交する
ワードラインを使用しているため、列で隣接する、また
は行で隣接するどんな２つのセルも一時にアクセスされ
ない。その結果、単一のビットラインまたは反転ビット
ラインが４個の異なるセルへコンタクトされることにな
る。例えば、セルＣ（１，１）、Ｃ（１，２）、Ｃ（２
，１）、Ｃ（２，２）を含む四角の中の４個のセルを考
えてみると、これらのセルの内一時にアクセスされるの
は１つだけであることが理解されるであろう。その結果
、各セルは、そのグループのうちで１つのセルだけが励
起される（すなわち、それへのアクセスまたは記憶が許
可される）ことで、他の３個の不活動的なセルに対して
望ましくない効果を及ぼすことなく同じ反転ビットライ
ンを共有できることになる。このように、各コンタクト
点２０４が４個の異なるセルで利用されることが理解さ
れるであろう。この結果、各セルはビットラインまたは
反転ビットラインとの接続のために４分の１のコンタク
トしか必要としないと言うことができる。このように、
各セルが、そのセルとビットラインと反転ビットライン
の両方との間に必要なコンタクトを完成するために合計
で２分の１（すなわち、２×１／４）コンタクトを要求
することになる。後に図５Ｃで説明するように、ビット
ラインとコンタクトの数をこのように減らすことによっ
てセルとアレイの全体の寸法を削減することができる。
なくしているが、アレイのセルを完成するために必要な
ビットラインを付加したアレイ２０２を示している。ア
レイ中の各セルはコンタクト点２０４においてそれに対
応するビットラインおよび反転ビットラインへつながれ
ている。上で図５Ａに関連して述べたように、直交する
ワードラインを使用しているため、列で隣接する、また
は行で隣接するどんな２つのセルも一時にアクセスされ
ない。その結果、単一のビットラインまたは反転ビット
ラインが４個の異なるセルへコンタクトされることにな
る。例えば、セルＣ（１，１）、Ｃ（１，２）、Ｃ（２
，１）、Ｃ（２，２）を含む四角の中の４個のセルを考
えてみると、これらのセルの内一時にアクセスされるの
は１つだけであることが理解されるであろう。その結果
、各セルは、そのグループのうちで１つのセルだけが励
起される（すなわち、それへのアクセスまたは記憶が許
可される）ことで、他の３個の不活動的なセルに対して
望ましくない効果を及ぼすことなく同じ反転ビットライ
ンを共有できることになる。このように、各コンタクト
点２０４が４個の異なるセルで利用されることが理解さ
れるであろう。この結果、各セルはビットラインまたは
反転ビットラインとの接続のために４分の１のコンタク
トしか必要としないと言うことができる。このように、
各セルが、そのセルとビットラインと反転ビットライン
の両方との間に必要なコンタクトを完成するために合計
で２分の１（すなわち、２×１／４）コンタクトを要求
することになる。後に図５Ｃで説明するように、ビット
ラインとコンタクトの数をこのように減らすことによっ
てセルとアレイの全体の寸法を削減することができる。
【００４５】図５Ｃは図４Ｃに示したのと同様の、アレ
イ２０４の第１行中の最初の３個のセルの空間的な配置
を示している。しかし、図５Ｂに関連して述べたように
、単一のコンタクト点２０４が４個の異なるセルに対し
て接続を与えている。更に、単一のビットラインがその
ビットラインの各々の側の一対のセルに対して機能する
ため、セル当たり各ビットラインの半分しか必要でない
。その結果、各セルはセル当たり１本の金属ライン（す
なわち、２×１／２）しか必要としない。セル当たりの
金属ライン幅の数が削減されることはセル当たりの金属
ライン間隔の数を減らすことになり、従って各セルは図
示されたように１本の金属しか要求しない。この結果、
図５Ａから図５Ｃの実施例で各セルは１個分の金属ライ
ン幅、１個分の金属間隔、そして２分の１の金属コンタ
クトを必要とする。この結果、このセルの全体の寸法は
、そのセルの製造の複雑さの低下と共に大幅に減少する
。
イ２０４の第１行中の最初の３個のセルの空間的な配置
を示している。しかし、図５Ｂに関連して述べたように
、単一のコンタクト点２０４が４個の異なるセルに対し
て接続を与えている。更に、単一のビットラインがその
ビットラインの各々の側の一対のセルに対して機能する
ため、セル当たり各ビットラインの半分しか必要でない
。その結果、各セルはセル当たり１本の金属ライン（す
なわち、２×１／２）しか必要としない。セル当たりの
金属ライン幅の数が削減されることはセル当たりの金属
ライン間隔の数を減らすことになり、従って各セルは図
示されたように１本の金属しか要求しない。この結果、
図５Ａから図５Ｃの実施例で各セルは１個分の金属ライ
ン幅、１個分の金属間隔、そして２分の１の金属コンタ
クトを必要とする。この結果、このセルの全体の寸法は
、そのセルの製造の複雑さの低下と共に大幅に減少する
。
【００４６】図６Ａと図６Ｂは本発明に従ってセルを構
築する場合の複雑さと必要な面積を更に最小化するため
に、本発明において利用される付加的な新規な特徴を示
している。特に、図６Ａは図３に示された交差結合され
たトランジスタ１２０と１２２を示している。ノード１
２６が一対の直列接続されたトランジスタ１４２と１４
４を経てビットライン１４０（図示されていない）へつ
ながれ、一方ノード１３０が一対の直列接続されたトラ
ンジスタ１６０と１６２を経て反転ビットライン１５８
（図示されていない）へつながれていることを思い出さ
れたい。
築する場合の複雑さと必要な面積を更に最小化するため
に、本発明において利用される付加的な新規な特徴を示
している。特に、図６Ａは図３に示された交差結合され
たトランジスタ１２０と１２２を示している。ノード１
２６が一対の直列接続されたトランジスタ１４２と１４
４を経てビットライン１４０（図示されていない）へつ
ながれ、一方ノード１３０が一対の直列接続されたトラ
ンジスタ１６０と１６２を経て反転ビットライン１５８
（図示されていない）へつながれていることを思い出さ
れたい。
【００４７】トランジスタ１２０と１２２のそれぞれの
ゲート１２８と１３６の交差結合は、もし図６Ａに示さ
れたように作製されるとすると、この接続を構築するた
めに使用される必要な相互接続材料の実際のクロスオー
バを必要とする。典型的にはこの接続は、ゲート１３６
をノード１２６へつなぎ、ゲート１２８をノード１３０
へつなぐために別々の金属層を用いて行われる。別々の
金属層を用いることは、各金属層を作製するために別々
の独立した処理プロセスを必要とすることになる。更に
一方の層が他方の層の上を覆うので、それの作製は、２
つの層を含み、また典型的にはそれらの２つの層間に形
成された絶縁層を含むような背の高いデバイスを必要と
することになる。しかし、図６Ｂは本発明に含まれる別
の相互接続方式を示しており、それはトランジスタ１２
０と１２２を交差結合するために金属層を交差させる必
要性をなくしたものである。
ゲート１２８と１３６の交差結合は、もし図６Ａに示さ
れたように作製されるとすると、この接続を構築するた
めに使用される必要な相互接続材料の実際のクロスオー
バを必要とする。典型的にはこの接続は、ゲート１３６
をノード１２６へつなぎ、ゲート１２８をノード１３０
へつなぐために別々の金属層を用いて行われる。別々の
金属層を用いることは、各金属層を作製するために別々
の独立した処理プロセスを必要とすることになる。更に
一方の層が他方の層の上を覆うので、それの作製は、２
つの層を含み、また典型的にはそれらの２つの層間に形
成された絶縁層を含むような背の高いデバイスを必要と
することになる。しかし、図６Ｂは本発明に含まれる別
の相互接続方式を示しており、それはトランジスタ１２
０と１２２を交差結合するために金属層を交差させる必
要性をなくしたものである。
【００４８】図６Ｂは図６Ａに示されたトランジスタ１
２０と１２２を交差結合するための、別の配置形式の模
式図を示す。特に、図６Ｂに図示されたことから、２つ
の交差結合されるトランジスタの一方（この特定の実施
例ではトランジスタ１２２）は逆転されており、従って
一方のトランジスタのゲートから対向するトランジスタ
のソース／ドレインへの交差結合は、図６Ａに示された
ような互いに交差するものではなく平行に並んだものと
なっている。交差結合されるトランジスタ１２０と１２
２を相互接続するために、クロスオーバ接続の替わりに
平行な接続を使用することで、図６Ａに関して述べたよ
うな多層の金属層を使用する必要はなくなる。この結果
、トランジスタ１２０と１２２との間の相互接続の作製
は大幅に改善される。それは両方の相互接続を形成する
のに単一のプロセスでよいことと、更にこれらの２つの
トランジスタ間の両方の相互接続を形成するために単一
の層が使用できることからデバイス全体の寸法が縮小さ
れるためである。この“平行交差結合”の特別な利点は
、以下で図７Ａないし図１１Ｂの説明において更に明ら
かになるであろう。
２０と１２２を交差結合するための、別の配置形式の模
式図を示す。特に、図６Ｂに図示されたことから、２つ
の交差結合されるトランジスタの一方（この特定の実施
例ではトランジスタ１２２）は逆転されており、従って
一方のトランジスタのゲートから対向するトランジスタ
のソース／ドレインへの交差結合は、図６Ａに示された
ような互いに交差するものではなく平行に並んだものと
なっている。交差結合されるトランジスタ１２０と１２
２を相互接続するために、クロスオーバ接続の替わりに
平行な接続を使用することで、図６Ａに関して述べたよ
うな多層の金属層を使用する必要はなくなる。この結果
、トランジスタ１２０と１２２との間の相互接続の作製
は大幅に改善される。それは両方の相互接続を形成する
のに単一のプロセスでよいことと、更にこれらの２つの
トランジスタ間の両方の相互接続を形成するために単一
の層が使用できることからデバイス全体の寸法が縮小さ
れるためである。この“平行交差結合”の特別な利点は
、以下で図７Ａないし図１１Ｂの説明において更に明ら
かになるであろう。
【００４９】図７Ａないし図１１Ａは、本発明に従うメ
モリセルのアレイを構築するための好適な製造プロセス
における平面を示す。図７Ｂないし図１１Ｂは図７Ａな
いし図１１Ａに示された平面図の断面を示す。説明の都
合上、ここに示した断面図は本発明に従って構築される
セルの半分の作製について示してある。特に、断面図は
１つの交差結合されたトランジスタと、それに付随する
直列接続されたトランジスタ対を示している。
モリセルのアレイを構築するための好適な製造プロセス
における平面を示す。図７Ｂないし図１１Ｂは図７Ａな
いし図１１Ａに示された平面図の断面を示す。説明の都
合上、ここに示した断面図は本発明に従って構築される
セルの半分の作製について示してある。特に、断面図は
１つの交差結合されたトランジスタと、それに付随する
直列接続されたトランジスタ対を示している。
【００５０】図７Ａは一般的に２０６で示されたアレイ
領域の平面図を示す。アレイ領域２０６は、その中へ本
発明に従ってセルアレイを構築することが望ましいエリ
アである。アレイ領域２０６中に一群のモート領域２０
８が定義される。モート領域２０８は能動デバイスを作
製することが望ましいエリアである。典型的にはモート
領域２０８は、一般的に２１０で示されたフィールド絶
縁領域をパターニングおよびエッチングすることによっ
て露出される半導体エリアである。このように、フィー
ルド絶縁領域２１０のパターニングとエッチングは能動
デバイス（例えば、本例のメモリセル）が構築される場
所であるモート領域２０８を定義する半導体エリアを露
出させる。
領域の平面図を示す。アレイ領域２０６は、その中へ本
発明に従ってセルアレイを構築することが望ましいエリ
アである。アレイ領域２０６中に一群のモート領域２０
８が定義される。モート領域２０８は能動デバイスを作
製することが望ましいエリアである。典型的にはモート
領域２０８は、一般的に２１０で示されたフィールド絶
縁領域をパターニングおよびエッチングすることによっ
て露出される半導体エリアである。このように、フィー
ルド絶縁領域２１０のパターニングとエッチングは能動
デバイス（例えば、本例のメモリセル）が構築される場
所であるモート領域２０８を定義する半導体エリアを露
出させる。
【００５１】図７Ｂはライン７Ｂ−７Ｂに沿った図７Ａ
の断面を示す。図７Ｂの外観からこの半導体領域が、そ
の中に形成された埋め込み拡散領域２１４を有する半導
体基板２１２を含んでいることが分かる。半導体基板２
１２の上にエピタキシャル半導体層２１６が形成される
。好適実施例では、半導体基板２１２はＰ−基板である
。埋め込み拡散領域２１４は半導体基板２１２中にＮ＋
＋層を拡散させることで形成される。更に詳細には、埋
め込み拡散領域２１４はアンチモンを１Ｅ１５／ｃｍ２
のドーズ打ち込み、それを１０００℃で１時間アニー
ルすることによって形成される。この打ち込み量とエネ
ルギーはイオン濃度に換算すると２Ｅ１９／ｃｍ３ の
オーダに相当する。半導体基板２１２の上に１μｍオー
ダの厚さにエピタキシャル半導体層２１６の成長が行わ
れる。
の断面を示す。図７Ｂの外観からこの半導体領域が、そ
の中に形成された埋め込み拡散領域２１４を有する半導
体基板２１２を含んでいることが分かる。半導体基板２
１２の上にエピタキシャル半導体層２１６が形成される
。好適実施例では、半導体基板２１２はＰ−基板である
。埋め込み拡散領域２１４は半導体基板２１２中にＮ＋
＋層を拡散させることで形成される。更に詳細には、埋
め込み拡散領域２１４はアンチモンを１Ｅ１５／ｃｍ２
のドーズ打ち込み、それを１０００℃で１時間アニー
ルすることによって形成される。この打ち込み量とエネ
ルギーはイオン濃度に換算すると２Ｅ１９／ｃｍ３ の
オーダに相当する。半導体基板２１２の上に１μｍオー
ダの厚さにエピタキシャル半導体層２１６の成長が行わ
れる。
【００５２】望ましくはＮ＋拡散領域の埋め込み拡散領
域コンタクト２１８がエピタキシャル半導体層２１６を
通り抜けて埋め込み拡散領域２１４にコンタクトする。 コンタクト２１８はエピタキシャル半導体層２１６をパ
ターニングし、１００ｋｅＶのエネルギーで燐等のＮ＋
物質を１Ｅ１６のドーズ打ち込むことによって形成され
る。この後、ドーパントはエピタキシャル半導体層２１
６を通って埋め込み拡散領域２１４へコンタクトするよ
うに十分ドライブ拡散される。好適実施例では、コンタ
クト２１８は、ここに参考のためにここに取り込まれる
１９８９年１２月１日付けのロジャー・ヘイケン（Ｒｏ
ｇｅｒ Ｈａｋｅｎ）とロバート・Ｈ・エクルンド（
Ｒｏｂｅｒｔ Ｈ． Ｅｋｌｕｎｄ）による同時出
願の米国特許出願第０７／４４４，５０８号“トレンチ
コンタクトと縦型トランジスタおよび構造の同時形成プ
ロセス（Ｐｒｏｃｅｓｓ ｆｏｒ Ｓｉｍｕｌｔａ
ｎｅｏｕｓ Ｆｏｒｍａｔｉｏｎ ｏｆ Ｔｒｅ
ｎｃｈ Ｃｏｎｔａｃｔ ａｎｄＶｅｒｔｉｃａｌ
Ｔｒａｎｓｉｓｔｏｒ Ｇａｔｅ ａｎｄ
Ｓｔｒｕｃｔｕｒｅ）”に開示された方法に従って作製
された。埋め込み拡散領域コンタクト２１８は埋め込み
拡散領域２１４への電気的接触を形成するために用いら
れる。しかし、コンタクト２１８は個々のメモリセルの
一部ではなく、以下に詳細に説明するように埋め込み拡
散領域２１４への電気的コンタクトを提供する目的のた
めにのみ必要であるということを理解されたい。更に、
コンタクト２１８はセル部品の残りのものから離れて形
成されるであろうが、図示の都合上で隣接して示されて
いることにも注意されたい。
域コンタクト２１８がエピタキシャル半導体層２１６を
通り抜けて埋め込み拡散領域２１４にコンタクトする。 コンタクト２１８はエピタキシャル半導体層２１６をパ
ターニングし、１００ｋｅＶのエネルギーで燐等のＮ＋
物質を１Ｅ１６のドーズ打ち込むことによって形成され
る。この後、ドーパントはエピタキシャル半導体層２１
６を通って埋め込み拡散領域２１４へコンタクトするよ
うに十分ドライブ拡散される。好適実施例では、コンタ
クト２１８は、ここに参考のためにここに取り込まれる
１９８９年１２月１日付けのロジャー・ヘイケン（Ｒｏ
ｇｅｒ Ｈａｋｅｎ）とロバート・Ｈ・エクルンド（
Ｒｏｂｅｒｔ Ｈ． Ｅｋｌｕｎｄ）による同時出
願の米国特許出願第０７／４４４，５０８号“トレンチ
コンタクトと縦型トランジスタおよび構造の同時形成プ
ロセス（Ｐｒｏｃｅｓｓ ｆｏｒ Ｓｉｍｕｌｔａ
ｎｅｏｕｓ Ｆｏｒｍａｔｉｏｎ ｏｆ Ｔｒｅ
ｎｃｈ Ｃｏｎｔａｃｔ ａｎｄＶｅｒｔｉｃａｌ
Ｔｒａｎｓｉｓｔｏｒ Ｇａｔｅ ａｎｄ
Ｓｔｒｕｃｔｕｒｅ）”に開示された方法に従って作製
された。埋め込み拡散領域コンタクト２１８は埋め込み
拡散領域２１４への電気的接触を形成するために用いら
れる。しかし、コンタクト２１８は個々のメモリセルの
一部ではなく、以下に詳細に説明するように埋め込み拡
散領域２１４への電気的コンタクトを提供する目的のた
めにのみ必要であるということを理解されたい。更に、
コンタクト２１８はセル部品の残りのものから離れて形
成されるであろうが、図示の都合上で隣接して示されて
いることにも注意されたい。
【００５３】エピタキシャル半導体層２１６内に付加的
にトランジスタしきい値電圧領域２２０が形成される。 領域２２０はエピタキシャル半導体層２１６をパターニ
ングし、ホウ素を５Ｅ１１／ｃｍ２ オーダのドーズ打
ち込むことによって形成される。領域２２０がもし用い
られれば、それはエピタキシャル半導体層２１６中に作
製されるはずの直列接続トランジスタのしきい値電圧を
調節する機能を有する。エピタキシャル半導体層２１６
の表面に絶縁層２２２が形成される。絶縁層２２２は典
型的には２５０オングストロームオーダの厚さに成長し
た酸化物を含む。
にトランジスタしきい値電圧領域２２０が形成される。 領域２２０はエピタキシャル半導体層２１６をパターニ
ングし、ホウ素を５Ｅ１１／ｃｍ２ オーダのドーズ打
ち込むことによって形成される。領域２２０がもし用い
られれば、それはエピタキシャル半導体層２１６中に作
製されるはずの直列接続トランジスタのしきい値電圧を
調節する機能を有する。エピタキシャル半導体層２１６
の表面に絶縁層２２２が形成される。絶縁層２２２は典
型的には２５０オングストロームオーダの厚さに成長し
た酸化物を含む。
【００５４】図８Ａは第１のゲート動態領域２２４を形
成した後のアレイ領域２０６の平面図を示す。図示され
たように、第１のゲート動態領域２２４はモート領域２
０８と平行に広がっており、モート領域２０８上に第１
のゲート動態領域２２４から直角方向へ延びるゲート導
体延長部２２６を含んでいる。ゲート導体領域２２４お
よび延長部２２６は幅０．８μｍのオーダである。第１
のゲート導体領域２２４と導体延長部２２６のそれ以上
の作製の詳細については図８Ｂに関連して以下に詳細に
説明する。
成した後のアレイ領域２０６の平面図を示す。図示され
たように、第１のゲート動態領域２２４はモート領域２
０８と平行に広がっており、モート領域２０８上に第１
のゲート動態領域２２４から直角方向へ延びるゲート導
体延長部２２６を含んでいる。ゲート導体領域２２４お
よび延長部２２６は幅０．８μｍのオーダである。第１
のゲート導体領域２２４と導体延長部２２６のそれ以上
の作製の詳細については図８Ｂに関連して以下に詳細に
説明する。
【００５５】図８Ｂはゲート導体延長部２２６の形成の
後のアレイ２０６の断面図を示す。ゲート導体延長部２
２６は絶縁層２２２上に多結晶シリコン層を堆積させ、
その後、その組み合わせをエッチングし、ゲート導体絶
縁体２２８の上を覆うゲート導体延長部２２６を形成す
ることによって形成される。以降でより明瞭に分かるで
あろうが、ゲート導体２２６は、図３に関連して述べた
２つの直列接続トランジスタの１つに対するゲートとし
て働く。
後のアレイ２０６の断面図を示す。ゲート導体延長部２
２６は絶縁層２２２上に多結晶シリコン層を堆積させ、
その後、その組み合わせをエッチングし、ゲート導体絶
縁体２２８の上を覆うゲート導体延長部２２６を形成す
ることによって形成される。以降でより明瞭に分かるで
あろうが、ゲート導体２２６は、図３に関連して述べた
２つの直列接続トランジスタの１つに対するゲートとし
て働く。
【００５６】エピタキシャル半導体層２１６内にトレン
チトランジスタのソース／ドレイン領域２３０が形成さ
れる。トレンチトランジスタソース／ドレイン領域２３
０は望ましくは、まずエピタキシャル半導体層２１６を
パターニングし、次に燐や砒素のようなＮ形ドーパント
を５Ｅ１５／ｃｍ２ のオーダ、打ち込むことによって
形成される。打ち込み領域は９００℃の温度で、３０分
間の時間、熱的にアニールされる。トレンチトランジス
タソース／ドレイン領域２３０は２つの交差結合された
トランジスタのうちの１つに対する２つのソース／ドレ
インのうちの１つとして働く。トレンチトランジスタソ
ース／ドレイン領域２３０の形成に続いて、エピタキシ
ャル半導体層２１６とソース／ドレイン領域２３０を通
してトレンチ２３２が掘られる。トレンチ２３２は埋め
込み拡散領域２１４の内部へ少し広がっている。典型的
にはトレンチ２３２はエピタキシャル半導体層２１６を
パターニングし、その中へトレンチ２３２をエッチング
することによって形成される。トレンチ２３２の側面に
沿って付加的にトレンチトランジスタしきい値電圧領域
２３４が形成される。しきい値電圧領域２３４はトレン
チ２３２の側面への斜めイオン打ち込みによって形成さ
れる。この打ち込みのドーズとエネルギーは、トレンチ
２３２内に構築されるトレンチトランジスタのしきい値
電圧を望みの値に調節するように、当業者によって選択
される。
チトランジスタのソース／ドレイン領域２３０が形成さ
れる。トレンチトランジスタソース／ドレイン領域２３
０は望ましくは、まずエピタキシャル半導体層２１６を
パターニングし、次に燐や砒素のようなＮ形ドーパント
を５Ｅ１５／ｃｍ２ のオーダ、打ち込むことによって
形成される。打ち込み領域は９００℃の温度で、３０分
間の時間、熱的にアニールされる。トレンチトランジス
タソース／ドレイン領域２３０は２つの交差結合された
トランジスタのうちの１つに対する２つのソース／ドレ
インのうちの１つとして働く。トレンチトランジスタソ
ース／ドレイン領域２３０の形成に続いて、エピタキシ
ャル半導体層２１６とソース／ドレイン領域２３０を通
してトレンチ２３２が掘られる。トレンチ２３２は埋め
込み拡散領域２１４の内部へ少し広がっている。典型的
にはトレンチ２３２はエピタキシャル半導体層２１６を
パターニングし、その中へトレンチ２３２をエッチング
することによって形成される。トレンチ２３２の側面に
沿って付加的にトレンチトランジスタしきい値電圧領域
２３４が形成される。しきい値電圧領域２３４はトレン
チ２３２の側面への斜めイオン打ち込みによって形成さ
れる。この打ち込みのドーズとエネルギーは、トレンチ
２３２内に構築されるトレンチトランジスタのしきい値
電圧を望みの値に調節するように、当業者によって選択
される。
【００５７】図８Ｂに示された構造全体に対してその上
に絶縁層２３６が形成され、その結果それはエピタキシ
ャル半導体層２１６の上にも、またトレンチ２３２の内
部にも広がって形成される。好適実施例では、絶縁層２
３６は酸化物層の成長によって形成される。一般的にこ
の酸化物は２５０オングストロームオーダの厚さである
が、絶縁層２３６が高濃度にドープされた領域上（すな
わち、トレンチトランジスタソース／ドレイン領域２３
０上と埋め込み拡散領域コンタクト２１８上）に形成さ
れる領域では、絶縁層２３６の厚さは図８Ｂに示された
ように、かなり増大していることに注意されたい。図９
Ａは第２のゲート導体領域２３８とトレンチトランジス
タゲート領域２４０を追加した後のアレイ領域２０６の
平面図を示す。図９Ａに図示されたことから、第２のゲ
ート導体領域２３８が第１の導体領域２２４に直交して
いることが分かる。この全体的な直交方式は、既に図４
Ａないし図５Ｃに関連して述べた利点と特長を実現する
。第２のゲート導体領域２３８とトレンチトランジスタ
ゲート領域２４０の作製についての詳細は図９Ｂに関連
して以下に述べる。
に絶縁層２３６が形成され、その結果それはエピタキシ
ャル半導体層２１６の上にも、またトレンチ２３２の内
部にも広がって形成される。好適実施例では、絶縁層２
３６は酸化物層の成長によって形成される。一般的にこ
の酸化物は２５０オングストロームオーダの厚さである
が、絶縁層２３６が高濃度にドープされた領域上（すな
わち、トレンチトランジスタソース／ドレイン領域２３
０上と埋め込み拡散領域コンタクト２１８上）に形成さ
れる領域では、絶縁層２３６の厚さは図８Ｂに示された
ように、かなり増大していることに注意されたい。図９
Ａは第２のゲート導体領域２３８とトレンチトランジス
タゲート領域２４０を追加した後のアレイ領域２０６の
平面図を示す。図９Ａに図示されたことから、第２のゲ
ート導体領域２３８が第１の導体領域２２４に直交して
いることが分かる。この全体的な直交方式は、既に図４
Ａないし図５Ｃに関連して述べた利点と特長を実現する
。第２のゲート導体領域２３８とトレンチトランジスタ
ゲート領域２４０の作製についての詳細は図９Ｂに関連
して以下に述べる。
【００５８】図９Ｂは図９Ａのアレイ２０６の断面図で
あり、第２のゲート導体領域２３８とトレンチトランジ
スタゲート領域２４０を含んでいる。第２のゲート導体
領域２３８とゲート領域２４０は次のように、同時プロ
セスによって形成される。図８Ｂの構造全体の上に厚さ
５５００オングストロームオーダの多結晶シリコン層が
堆積される。この多結晶シリコン層は望みのエリア中に
多結晶シリコン領域を形成するように、更に詳細にはゲ
ート導体延長部２２６に隣接して第２のゲート導体領域
２３８を形成し、トレンチ２３２内にトレンチトランジ
スタゲート領域２４０を形成するようにパターニングさ
れ、エッチされる。第２のゲート導体領域２３８とトレ
ンチトランジスタゲート領域２４０の形成の後に、ゲー
ト導体延長部２２６と２３８とにそれぞれ自己整合され
て低濃度にドープされたドレインＬＤＤ領域２４２と２
４４が形成される。ゲート導体領域２３８とゲート領域
２４０の形成に続いて側壁スペーサ２４６，２４８，２
５０が形成される。好適実施例では側壁スペーサ２４６
，２４８，２５０は全体構造上に２０００オングストロ
ームオーダの厚さに酸化物層を堆積させ、その層を異方
性エッチングによってエッチしてスペーサ２４６，２４
８，２５０を残すようにして形成される。ソース／ドレ
イン領域２５２と２５４の打ち込みは二重打ち込みプロ
セスで行われることが望ましい。このプロセスは燐のよ
うなＮ＋ドーパントを４Ｅ１４／ｃｍ２ オーダ打ち込
み、次に砒素を５Ｅ１５／ｃｍ２オーダのドーズ量打ち
込むことを含んでいる。その後、打ち込みされたソース
／ドレイン領域２５２と２５４を形成するために用いら
れたドーパントを更にドライブ拡散させるために、９０
０℃の温度で、３０分間の時間アニールが施される。打
ち込みされたソース／ドレイン領域２５２と２５４は直
列接続されたトランジスタ対の対向するソース／ドレイ
ン領域として働く。すなわち、ソース／ドレイン領域２
５４がビットライン（または反転ビットライン）へつな
がれ、一方ソース／ドレイン領域２５２は交差結合され
たトランジスタの１つのソース／ドレインと対向する交
差結合トランジスタのゲートとの両方へつながれる。
あり、第２のゲート導体領域２３８とトレンチトランジ
スタゲート領域２４０を含んでいる。第２のゲート導体
領域２３８とゲート領域２４０は次のように、同時プロ
セスによって形成される。図８Ｂの構造全体の上に厚さ
５５００オングストロームオーダの多結晶シリコン層が
堆積される。この多結晶シリコン層は望みのエリア中に
多結晶シリコン領域を形成するように、更に詳細にはゲ
ート導体延長部２２６に隣接して第２のゲート導体領域
２３８を形成し、トレンチ２３２内にトレンチトランジ
スタゲート領域２４０を形成するようにパターニングさ
れ、エッチされる。第２のゲート導体領域２３８とトレ
ンチトランジスタゲート領域２４０の形成の後に、ゲー
ト導体延長部２２６と２３８とにそれぞれ自己整合され
て低濃度にドープされたドレインＬＤＤ領域２４２と２
４４が形成される。ゲート導体領域２３８とゲート領域
２４０の形成に続いて側壁スペーサ２４６，２４８，２
５０が形成される。好適実施例では側壁スペーサ２４６
，２４８，２５０は全体構造上に２０００オングストロ
ームオーダの厚さに酸化物層を堆積させ、その層を異方
性エッチングによってエッチしてスペーサ２４６，２４
８，２５０を残すようにして形成される。ソース／ドレ
イン領域２５２と２５４の打ち込みは二重打ち込みプロ
セスで行われることが望ましい。このプロセスは燐のよ
うなＮ＋ドーパントを４Ｅ１４／ｃｍ２ オーダ打ち込
み、次に砒素を５Ｅ１５／ｃｍ２オーダのドーズ量打ち
込むことを含んでいる。その後、打ち込みされたソース
／ドレイン領域２５２と２５４を形成するために用いら
れたドーパントを更にドライブ拡散させるために、９０
０℃の温度で、３０分間の時間アニールが施される。打
ち込みされたソース／ドレイン領域２５２と２５４は直
列接続されたトランジスタ対の対向するソース／ドレイ
ン領域として働く。すなわち、ソース／ドレイン領域２
５４がビットライン（または反転ビットライン）へつな
がれ、一方ソース／ドレイン領域２５２は交差結合され
たトランジスタの１つのソース／ドレインと対向する交
差結合トランジスタのゲートとの両方へつながれる。
【００５９】図１０Ａは局部的相互接続領域２５６と２
５８の形成の後のアレイ２０６の平面図を示す。局部的
相互接続領域２５６と２５８は図６Ａと図６Ｂに関連し
て述べたような“平行交差結合”効果を提供する。局部
的相互接続領域２５６と２５８の作製については図１０
Ｂに関して以下に詳細に説明する。
５８の形成の後のアレイ２０６の平面図を示す。局部的
相互接続領域２５６と２５８は図６Ａと図６Ｂに関連し
て述べたような“平行交差結合”効果を提供する。局部
的相互接続領域２５６と２５８の作製については図１０
Ｂに関して以下に詳細に説明する。
【００６０】図１０Ｂは図１０Ａのアレイの断面図を示
す。デグレーズ（ｄｅｇｌａｚｅ）工程が露出酸化物の
厚さを減じ、特に、電気的コンタクトが形成できるよう
に打ち込みされたソース／ドレイン領域２５２を露出さ
せる。この後、全体の構造上へ１０００オングストロー
ムオーダの厚さのチタン層（図示されていない）が堆積
され、６００℃オーダの温度で反応処理される。反応し
たチタンはパターニングされ、エッチされて、露出され
た打ち込みソース／ドレイン領域２５２が、図１０Ｂに
示されていないセルの他の半分の一部であるトレンチト
ランジスタのトレンチトランジスタゲート領域へ平行に
交差結合される。図１０Ａの外観はこの接続を、第１の
モートエリアから、対向するモートエリア中のトレンチ
トランジスタゲート上に形成された局部的相互接続領域
２５６へ向かって延びてコンタクトを形成する第１の相
互接続領域２５６として示している。同時に、また逆の
形に、第２の相互接続領域２５８が第１の相互接続領域
２５６に平行に形成され、第２のモートエリア中のトレ
ンチトランジスタのゲート領域を第１のモートエリア中
のトレンチトランジスタのソース／ドレインへつないで
いる。このように、１つのトレンチトランジスタのソー
ス／ドレインが対向するトレンチトランジスタ（図１０
Ｂには示されていない）のゲートへつながれ、それによ
って既に図６Ｂに示した等価的な交差結合を完成してい
る。局部的相互接続領域２５６と２５８の電気抵抗を下
げるために、第２のアニールが実施されることを指摘し
ておく。
す。デグレーズ（ｄｅｇｌａｚｅ）工程が露出酸化物の
厚さを減じ、特に、電気的コンタクトが形成できるよう
に打ち込みされたソース／ドレイン領域２５２を露出さ
せる。この後、全体の構造上へ１０００オングストロー
ムオーダの厚さのチタン層（図示されていない）が堆積
され、６００℃オーダの温度で反応処理される。反応し
たチタンはパターニングされ、エッチされて、露出され
た打ち込みソース／ドレイン領域２５２が、図１０Ｂに
示されていないセルの他の半分の一部であるトレンチト
ランジスタのトレンチトランジスタゲート領域へ平行に
交差結合される。図１０Ａの外観はこの接続を、第１の
モートエリアから、対向するモートエリア中のトレンチ
トランジスタゲート上に形成された局部的相互接続領域
２５６へ向かって延びてコンタクトを形成する第１の相
互接続領域２５６として示している。同時に、また逆の
形に、第２の相互接続領域２５８が第１の相互接続領域
２５６に平行に形成され、第２のモートエリア中のトレ
ンチトランジスタのゲート領域を第１のモートエリア中
のトレンチトランジスタのソース／ドレインへつないで
いる。このように、１つのトレンチトランジスタのソー
ス／ドレインが対向するトレンチトランジスタ（図１０
Ｂには示されていない）のゲートへつながれ、それによ
って既に図６Ｂに示した等価的な交差結合を完成してい
る。局部的相互接続領域２５６と２５８の電気抵抗を下
げるために、第２のアニールが実施されることを指摘し
ておく。
【００６１】図１０Ｂに示された構造全体を覆って絶縁
層２６０が形成される。好適実施例では、絶縁層２６０
は８０００オングストロームオーダの厚さの酸化物の体
積層を含む。絶縁層２６０の体積の後に、平坦なデバイ
ス構造を促進するために、リフローが施される。
層２６０が形成される。好適実施例では、絶縁層２６０
は８０００オングストロームオーダの厚さの酸化物の体
積層を含む。絶縁層２６０の体積の後に、平坦なデバイ
ス構造を促進するために、リフローが施される。
【００６２】図１１Ａはビットライン２６２とコンタク
ト２６４を付加した後のアレイ２０２の平面図を示す。 ビットライン２６２は既に図３に関して述べたような、
必要な接続を提供する。更に、図５Ａないし図５Ｃで詳
細に説明したように、ビットライン２６２は共用されて
いるので、各セルはセル当たり合計１個分の金属幅（す
なわち、２×１／２金属幅）しか必要としない。ビット
ライン２６２とコンタクト２６４の構築に関しては、以
下に図１１Ｂに関連して説明する。
ト２６４を付加した後のアレイ２０２の平面図を示す。 ビットライン２６２は既に図３に関して述べたような、
必要な接続を提供する。更に、図５Ａないし図５Ｃで詳
細に説明したように、ビットライン２６２は共用されて
いるので、各セルはセル当たり合計１個分の金属幅（す
なわち、２×１／２金属幅）しか必要としない。ビット
ライン２６２とコンタクト２６４の構築に関しては、以
下に図１１Ｂに関連して説明する。
【００６３】図１１Ｂはビットライン２６２とコンタク
ト２６４を含む、図１１Ａの断面図を示す。コンタクト
２６４は、それが図１１Ａの１１Ｂ−１１Ｂの切り取り
ラインの背後に形成されているため、切り取り図で描か
れている。絶縁層２６０がパターニングされ、エッチさ
れて、絶縁層２６０を貫通してそれの表面から打ち込み
されたソース／ドレイン領域２５４へ達する孔が形成さ
れる。この後、全体構造上に金属層が堆積される。この
金属層はパターニングされ、エッチされて、ビットライ
ン２６２と金属コンタクト２６４が形成される。図１１
Ｂに示された外観から、ビットライン２６２と金属コン
タクト２６４は実際には１つの連続した金属片であるが
、説明の便宜上２つの別々の部分に分けて符号を与えて
あることが分かる。更に、図３から、コンタクト２６４
が、ビットライン１４０または反転ビットライン１５８
から直列接続されたトランジスタ対の第１のトランジス
タのソース／ドレイン（すなわち、１４６または１６４
）への接続を表していることが分かる。
ト２６４を含む、図１１Ａの断面図を示す。コンタクト
２６４は、それが図１１Ａの１１Ｂ−１１Ｂの切り取り
ラインの背後に形成されているため、切り取り図で描か
れている。絶縁層２６０がパターニングされ、エッチさ
れて、絶縁層２６０を貫通してそれの表面から打ち込み
されたソース／ドレイン領域２５４へ達する孔が形成さ
れる。この後、全体構造上に金属層が堆積される。この
金属層はパターニングされ、エッチされて、ビットライ
ン２６２と金属コンタクト２６４が形成される。図１１
Ｂに示された外観から、ビットライン２６２と金属コン
タクト２６４は実際には１つの連続した金属片であるが
、説明の便宜上２つの別々の部分に分けて符号を与えて
あることが分かる。更に、図３から、コンタクト２６４
が、ビットライン１４０または反転ビットライン１５８
から直列接続されたトランジスタ対の第１のトランジス
タのソース／ドレイン（すなわち、１４６または１６４
）への接続を表していることが分かる。
【００６４】図３に示された付加的な接続はセル毎に設
ける必要はないので図１１Ｂには示されていないことを
指摘しておく。それにも拘わらず、当業者には理解され
るであろうが、ゲート導体領域２２６と２３８はアレイ
を横切って延びており、従ってそれの種々の点でコンタ
クトを形成する。更に、埋め込み拡散領域２１４はトレ
ンチトランジスタへの第２のソース／ドレイン（ソース
／ドレイン２３０に対向した）として働く。従って、こ
の領域は、これも当業者には知られたようにコンタクト
２１８へのコンタクトを形成することによって接触を取
られる。
ける必要はないので図１１Ｂには示されていないことを
指摘しておく。それにも拘わらず、当業者には理解され
るであろうが、ゲート導体領域２２６と２３８はアレイ
を横切って延びており、従ってそれの種々の点でコンタ
クトを形成する。更に、埋め込み拡散領域２１４はトレ
ンチトランジスタへの第２のソース／ドレイン（ソース
／ドレイン２３０に対向した）として働く。従って、こ
の領域は、これも当業者には知られたようにコンタクト
２１８へのコンタクトを形成することによって接触を取
られる。
【００６５】図７Ａないし図１１Ｂに示されたことから
、直交構造のみが本発明で組み込まれることの望ましい
形状であることが理解されるであろう。従って、さもな
ければ貴重な表面エリアを占めるであろう、傾斜角（例
えば、４５度の角度）、回転等は存在しない。この結果
、本発明に従って構築されるセルの実装密度は大幅に増
大する。
、直交構造のみが本発明で組み込まれることの望ましい
形状であることが理解されるであろう。従って、さもな
ければ貴重な表面エリアを占めるであろう、傾斜角（例
えば、４５度の角度）、回転等は存在しない。この結果
、本発明に従って構築されるセルの実装密度は大幅に増
大する。
【００６６】本発明について詳細に説明してきたが、特
許請求の範囲に示された本発明の範囲からはずれること
なく各種の置き換え、変更、修正等が可能であることは
理解されるであろう。例えば、上に述べたデバイスに対
して、発明の構造に影響を及ぼすことなしに、各種の中
間的な接続が施されるであろう。そうして、第１の構造
が、上に述べたように直接第２の構造へ“接続”される
のでなく、中間的な構造を介して第２の構造へ“結合”
されるであろう。別の例としては、当業者によれば、各
種の材料の置き換えが思いつかれるであろう。しかし、
これも特許請求の範囲に示された本発明の範囲からはず
れるものではない。
許請求の範囲に示された本発明の範囲からはずれること
なく各種の置き換え、変更、修正等が可能であることは
理解されるであろう。例えば、上に述べたデバイスに対
して、発明の構造に影響を及ぼすことなしに、各種の中
間的な接続が施されるであろう。そうして、第１の構造
が、上に述べたように直接第２の構造へ“接続”される
のでなく、中間的な構造を介して第２の構造へ“結合”
されるであろう。別の例としては、当業者によれば、各
種の材料の置き換えが思いつかれるであろう。しかし、
これも特許請求の範囲に示された本発明の範囲からはず
れるものではない。
【００６７】以上の説明に関して更に以下の項を開示す
る。 （１） メモリアレイであって、 複数個のセルであって、各々のセルが２つのモードで動
作することができ、それらの２つのモードの各々が第１
と第２の信号の組み合わせを通して選択されるようにな
った複数個のセル、前記第１の信号を伝達するように動
作する第１の導電性ライン、前記第１の導電性ラインに
本質的に直交し、前記第２の信号を伝達するように動作
する第２の導電性ライン、を含むメモリアレイ。
る。 （１） メモリアレイであって、 複数個のセルであって、各々のセルが２つのモードで動
作することができ、それらの２つのモードの各々が第１
と第２の信号の組み合わせを通して選択されるようにな
った複数個のセル、前記第１の信号を伝達するように動
作する第１の導電性ライン、前記第１の導電性ラインに
本質的に直交し、前記第２の信号を伝達するように動作
する第２の導電性ライン、を含むメモリアレイ。
【００６８】（２） 第１項記載のメモリアレイで
あって、前記第１の導電性ラインが直角な延長部を有し
、前記直角な延長部が前記第２の導電性ラインに本質的
に平行に配置されているメモリアレイ。
あって、前記第１の導電性ラインが直角な延長部を有し
、前記直角な延長部が前記第２の導電性ラインに本質的
に平行に配置されているメモリアレイ。
【００６９】（３） 第１項記載のメモリアレイで
あって、前記セルの各々が第２のデバイスと交差結合さ
れた第１のデバイスを含み、ここにおいて前記第１のデ
バイスの第１の端子が前記第２のデバイスの第１の端子
へつながれており、また前記第１のデバイスの第２の端
子が前記第２のデバイスの第２の端子へつながれており
、また前記第１と第２の結合が本質的に互いに平行であ
るようなメモリアレイ。
あって、前記セルの各々が第２のデバイスと交差結合さ
れた第１のデバイスを含み、ここにおいて前記第１のデ
バイスの第１の端子が前記第２のデバイスの第１の端子
へつながれており、また前記第１のデバイスの第２の端
子が前記第２のデバイスの第２の端子へつながれており
、また前記第１と第２の結合が本質的に互いに平行であ
るようなメモリアレイ。
【００７０】（４） 第１項記載のメモリアレイで
あって、複数個のセルの各々が、第１の直列接続された
トランジスタ対、第２の直列接続されたトランジスタ対
、前記直列接続された第１と第２のトランジスタ対の間
につながれた交差結合されたトランジスタ対、を含んで
いるメモリアレイ。
あって、複数個のセルの各々が、第１の直列接続された
トランジスタ対、第２の直列接続されたトランジスタ対
、前記直列接続された第１と第２のトランジスタ対の間
につながれた交差結合されたトランジスタ対、を含んで
いるメモリアレイ。
【００７１】（５） 第１項記載のメモリアレイで
あって、複数個のセルの各々が第１と第２の直列接続さ
れた対のトランジスタを含み、ここにおいて前記直列接
続されたトランジスタの各々がゲート導体を含み、また
前記第１のトランジスタの前記ゲート導体が前記第２の
トランジスタの前記ゲート導体と同一面内にあって、一
部それを覆っているようになったメモリアレイ。
あって、複数個のセルの各々が第１と第２の直列接続さ
れた対のトランジスタを含み、ここにおいて前記直列接
続されたトランジスタの各々がゲート導体を含み、また
前記第１のトランジスタの前記ゲート導体が前記第２の
トランジスタの前記ゲート導体と同一面内にあって、一
部それを覆っているようになったメモリアレイ。
【００７２】（６） 第１項記載のメモリアレイで
あって、複数個のセルの各々が互いに交差結合された第
１と第２のトランジスタを含み、ここにおいて前記交差
結合されたトランジスタの各々がトレンチトランジスタ
を含んでいるメモリアレイ。
あって、複数個のセルの各々が互いに交差結合された第
１と第２のトランジスタを含み、ここにおいて前記交差
結合されたトランジスタの各々がトレンチトランジスタ
を含んでいるメモリアレイ。
【００７３】（７） 第１項記載のメモリアレイで
あって、前記第１のモードがアクセスモードであり、前
記第２のモードが記憶モードであるメモリアレイ。
あって、前記第１のモードがアクセスモードであり、前
記第２のモードが記憶モードであるメモリアレイ。
【００７４】（８） 第１項記載のメモリアレイで
あって、前記第１のモードがアクセスモードを含み、前
記第１と第２の信号が前記第１モードの間は重なりのな
いクロック信号を含んでおり、また前記第２のモードが
記憶モードを含み、前記第１と第２の信号が前記第２の
モードの間は高レベルの信号を含んでいるメモリアレイ
。
あって、前記第１のモードがアクセスモードを含み、前
記第１と第２の信号が前記第１モードの間は重なりのな
いクロック信号を含んでおり、また前記第２のモードが
記憶モードを含み、前記第１と第２の信号が前記第２の
モードの間は高レベルの信号を含んでいるメモリアレイ
。
【００７５】（９） 一般に行列形式に配置された
複数個のセルを含むメモリアレイであって、複数個のセ
ルであって、各々のセルが２つのモードで動作できるよ
うになっており、ここにおいて前記２つのモードが第１
と第２の信号の組み合わせを通して選択されるようにな
っており、前記セルの各々が、 第１の直列接続されたトランジスタ対、第２の直列接続
されたトランジスタ対、前記第１と第２の直列接続され
たトランジスタ対の間に結合された１対の交差結合され
たトランジスタ、を含んでいる複数個のセル、前記第１
の信号を伝達するように働く第１の導電性ライン、前記
第１の導電性ラインに本質的に直交しており、前記第２
の信号を伝達するように働く第２の導電性ラインであっ
て、ここにおいて前記第１の導電性ラインが直角な延長
部を含み、前記直角な延長部が前記第２の導電性ライン
に本質的に平行に配置されている第２の導電性ライン、
を含んでいるメモリアレイ。
複数個のセルを含むメモリアレイであって、複数個のセ
ルであって、各々のセルが２つのモードで動作できるよ
うになっており、ここにおいて前記２つのモードが第１
と第２の信号の組み合わせを通して選択されるようにな
っており、前記セルの各々が、 第１の直列接続されたトランジスタ対、第２の直列接続
されたトランジスタ対、前記第１と第２の直列接続され
たトランジスタ対の間に結合された１対の交差結合され
たトランジスタ、を含んでいる複数個のセル、前記第１
の信号を伝達するように働く第１の導電性ライン、前記
第１の導電性ラインに本質的に直交しており、前記第２
の信号を伝達するように働く第２の導電性ラインであっ
て、ここにおいて前記第１の導電性ラインが直角な延長
部を含み、前記直角な延長部が前記第２の導電性ライン
に本質的に平行に配置されている第２の導電性ライン、
を含んでいるメモリアレイ。
【００７６】（１０） 第９項記載のメモリアレイで
あって、前記交差結合されたトランジスタ対が第１と第
２のトランジスタを含み、ここにおいて前記第１と第２
のトランジスタの各々が、 ソース／ドレイン、 ゲート導体、 を含んでおり、前記第１のトランジスタの前記ゲート導
体が第１の接続によって前記第２のトランジスタの前記
ソース／ドレインへつながれており、前記第２のトラン
ジスタの前記ゲート導体が第２の接続によって前記第１
のトランジスタのソース／ドレインへつながれている、
メモリアレイ。
あって、前記交差結合されたトランジスタ対が第１と第
２のトランジスタを含み、ここにおいて前記第１と第２
のトランジスタの各々が、 ソース／ドレイン、 ゲート導体、 を含んでおり、前記第１のトランジスタの前記ゲート導
体が第１の接続によって前記第２のトランジスタの前記
ソース／ドレインへつながれており、前記第２のトラン
ジスタの前記ゲート導体が第２の接続によって前記第１
のトランジスタのソース／ドレインへつながれている、
メモリアレイ。
【００７７】（１１） 第１０項記載のメモリアレイ
であって、前記第１と第２の接続が本質的に互いに平行
であるメモリアレイ。
であって、前記第１と第２の接続が本質的に互いに平行
であるメモリアレイ。
【００７８】（１２） 第１０項記載のメモリアレイ
であって、前記第１のトランジスタの前記ゲート導体が
前記第２のトランジスタの前記ゲート導体と同一面内に
あって、一部それを覆っているメモリアレイ。
であって、前記第１のトランジスタの前記ゲート導体が
前記第２のトランジスタの前記ゲート導体と同一面内に
あって、一部それを覆っているメモリアレイ。
【００７９】（１３） 第９項記載のメモリアレイで
あって、前記交差結合されたトランジスタの各々がトレ
ンチトランジスタを含んでいるメモリアレイ。
あって、前記交差結合されたトランジスタの各々がトレ
ンチトランジスタを含んでいるメモリアレイ。
【００８０】（１４） 第９項記載のメモリアレイで
あって、更に、前記第１の導電性ラインに平行で、前記
第１の信号を伝達するように働く第１の予め定められた
数の導電性ライン、前記第２の導電性ラインに平行で、
前記第２の信号を伝達するように働く第２の予め定めら
れた数の導電性ライン、を含むメモリアレイ。
あって、更に、前記第１の導電性ラインに平行で、前記
第１の信号を伝達するように働く第１の予め定められた
数の導電性ライン、前記第２の導電性ラインに平行で、
前記第２の信号を伝達するように働く第２の予め定めら
れた数の導電性ライン、を含むメモリアレイ。
【００８１】（１５） 第１４項記載のメモリアレイ
であって、前記第１の予め定められた数が前記アレイ中
の行数から１を差し引いた値に等しく、また前記第２の
予め定められた数が前記アレイ中の列の数から１を差し
引いた値に等しくなっているメモリアレイ。
であって、前記第１の予め定められた数が前記アレイ中
の行数から１を差し引いた値に等しく、また前記第２の
予め定められた数が前記アレイ中の列の数から１を差し
引いた値に等しくなっているメモリアレイ。
【００８２】（１６） メモリアレイを製造する方法
であって、複数個のセルであって、各々のセルが２つの
モードで動作することができ、ここにおいて前記２つの
モードの各々が第１と第２の信号の組み合わせを通して
選択されるようになった複数個のセルを作製すること、
前記第１の信号を伝達するように動作する第１の導電性
ラインを形成すること、前記第１の導電性ラインに本質
的に直交し、前記第２の信号を伝達するように動作する
第２の導電性ラインを形成すること、を含む方法。
であって、複数個のセルであって、各々のセルが２つの
モードで動作することができ、ここにおいて前記２つの
モードの各々が第１と第２の信号の組み合わせを通して
選択されるようになった複数個のセルを作製すること、
前記第１の信号を伝達するように動作する第１の導電性
ラインを形成すること、前記第１の導電性ラインに本質
的に直交し、前記第２の信号を伝達するように動作する
第２の導電性ラインを形成すること、を含む方法。
【００８３】（１７） 第１６項記載の方法であって
、前記第１の導電性ラインを形成する工程が直角な延長
部を形成することを含み、ここにおいて前記直角な延長
部が前記第２の導電性ラインに本質的に平行に配置され
ている方法。
、前記第１の導電性ラインを形成する工程が直角な延長
部を形成することを含み、ここにおいて前記直角な延長
部が前記第２の導電性ラインに本質的に平行に配置され
ている方法。
【００８４】（１８） 第１６項記載の方法であって
、前記セルを作製する工程が第２のデバイスへ交差結合
された第１のデバイスを作製することを含み、ここにお
いて前記第１のデバイスの第１の端子が前記第２のデバ
イスの第１の端子へつながれており、また前記第１のデ
バイスの第２の端子が前記第２のデバイスの第２の端子
へつながれており、更に前記第１と第２の結合が本質的
に互いに平行であるように形成されている方法。
、前記セルを作製する工程が第２のデバイスへ交差結合
された第１のデバイスを作製することを含み、ここにお
いて前記第１のデバイスの第１の端子が前記第２のデバ
イスの第１の端子へつながれており、また前記第１のデ
バイスの第２の端子が前記第２のデバイスの第２の端子
へつながれており、更に前記第１と第２の結合が本質的
に互いに平行であるように形成されている方法。
【００８５】（１９） 第１６項記載の方法であって
、前記セルを作製する工程が、第１の直列接続されたト
ランジスタ対を作製すること、第２の直列接続されたト
ランジスタ対を作製すること、前記第１と第２の直列接
続されたトランジスタの対間に１対の交差結合されたト
ランジスタを作製すること、を含んでいる方法。
、前記セルを作製する工程が、第１の直列接続されたト
ランジスタ対を作製すること、第２の直列接続されたト
ランジスタ対を作製すること、前記第１と第２の直列接
続されたトランジスタの対間に１対の交差結合されたト
ランジスタを作製すること、を含んでいる方法。
【００８６】（２０） 第１９項記載の方法であって
、前記１対の交差結合されたトランジスタを作製する工
程が前記交差結合されたトランジスタの両方のゲート導
体を同時に形成することを含んでいる方法。
、前記１対の交差結合されたトランジスタを作製する工
程が前記交差結合されたトランジスタの両方のゲート導
体を同時に形成することを含んでいる方法。
【００８７】（２１） 第１６項記載の方法であって
、前記セルを作製する工程が第１と第２の直列接続され
たトランジスタ対を作製することを含んでおり、ここに
おいて前記直列接続されたトランジスタの各々がゲート
導体を含んでおり、また前記第１のトランジスタのゲー
ト導体が前記第２のトランジスタのゲート導体と同一面
内にあって、一部それを覆っているようになった方法。
、前記セルを作製する工程が第１と第２の直列接続され
たトランジスタ対を作製することを含んでおり、ここに
おいて前記直列接続されたトランジスタの各々がゲート
導体を含んでおり、また前記第１のトランジスタのゲー
ト導体が前記第２のトランジスタのゲート導体と同一面
内にあって、一部それを覆っているようになった方法。
【００８８】（２２） 第１６項記載の方法であって
、前記セルを作製する工程が各々のセルに関して互いに
交差結合された第１と第２のトレンチトランジスタを作
製することを含んでいる方法。
、前記セルを作製する工程が各々のセルに関して互いに
交差結合された第１と第２のトレンチトランジスタを作
製することを含んでいる方法。
【００８９】（２３） 一般に行列形式に配置された
複数個のセルを作製する方法であって、複数個のセルで
あって、各々のセルが２つのモードで動作することがで
き、ここにおいて前記２つのモードの各々が第１と第２
の信号の組み合わせを通して選択されるようになった複
数個のセルを作製すること、第１の直列接続されたトラ
ンジスタ対を作製すること、第２の直列接続されたトラ
ンジスタ対を作製すること、前記第１と第２の直列接続
されたトランジスタの対間に１対の交差結合されたトラ
ンジスタを作製すること、前記第１の信号を伝達するよ
うに動作する第１の導電性ラインを形成すること、前記
第１の導電性ラインに本質的に直交し、前記第２の信号
を伝達するように動作する第２の導電性ラインを形成す
ることであって、ここにおいて前記第１の導電性ライン
を形成する工程が直角な延長部を形成することを含んで
おり、また前記直角な延長部が前記第２の導電性ライン
に本質的に平行に配置されているように第２の導電性ラ
インを形成すること、を含む方法。
複数個のセルを作製する方法であって、複数個のセルで
あって、各々のセルが２つのモードで動作することがで
き、ここにおいて前記２つのモードの各々が第１と第２
の信号の組み合わせを通して選択されるようになった複
数個のセルを作製すること、第１の直列接続されたトラ
ンジスタ対を作製すること、第２の直列接続されたトラ
ンジスタ対を作製すること、前記第１と第２の直列接続
されたトランジスタの対間に１対の交差結合されたトラ
ンジスタを作製すること、前記第１の信号を伝達するよ
うに動作する第１の導電性ラインを形成すること、前記
第１の導電性ラインに本質的に直交し、前記第２の信号
を伝達するように動作する第２の導電性ラインを形成す
ることであって、ここにおいて前記第１の導電性ライン
を形成する工程が直角な延長部を形成することを含んで
おり、また前記直角な延長部が前記第２の導電性ライン
に本質的に平行に配置されているように第２の導電性ラ
インを形成すること、を含む方法。
【００９０】（２４） 第２３項記載の方法であって
、前記交差結合されたトランジスタ対を作製する工程が
第１と第２のトランジスタを作製することを含んでおり
、ここにおいて前記第１と第２のトランジスタの各々を
作製する工程が、 ソース／ドレインを形成すること、 ゲート導体を形成すること、 を含んでおり、更に、前記第１のトランジスタのゲート
導体を第１の接続によって前記第２のトランジスタのソ
ース／ドレインへつなぐこと、前記第２のトランジスタ
のゲート導体を第２の接続によって前記第１のトランジ
スタのソース／ドレインへつなぐこと、の工程を含んで
いる方法。
、前記交差結合されたトランジスタ対を作製する工程が
第１と第２のトランジスタを作製することを含んでおり
、ここにおいて前記第１と第２のトランジスタの各々を
作製する工程が、 ソース／ドレインを形成すること、 ゲート導体を形成すること、 を含んでおり、更に、前記第１のトランジスタのゲート
導体を第１の接続によって前記第２のトランジスタのソ
ース／ドレインへつなぐこと、前記第２のトランジスタ
のゲート導体を第２の接続によって前記第１のトランジ
スタのソース／ドレインへつなぐこと、の工程を含んで
いる方法。
【００９１】（２５） 第２４項記載の方法であって
、前記第２のトランジスタのゲート導体をつなぐ工程が
前記第１の接続に平行な第２の接続を形成することを含
んでいる方法。
、前記第２のトランジスタのゲート導体をつなぐ工程が
前記第１の接続に平行な第２の接続を形成することを含
んでいる方法。
【００９２】（２６） 第２４項記載の方法であって
、前記第１のトランジスタのゲート導体を形成する工程
が前記第１のトランジスタのゲート導体を前記第２のト
ランジスタのゲート導体と同一面内にあって、一部それ
を覆っているように形成することを含んでいる方法。
、前記第１のトランジスタのゲート導体を形成する工程
が前記第１のトランジスタのゲート導体を前記第２のト
ランジスタのゲート導体と同一面内にあって、一部それ
を覆っているように形成することを含んでいる方法。
【００９３】（２７） 第２３項記載の方法であって
、前記交差結合されたトランジスタを作製する工程がト
レンチトランジスタを作製することを含んでいる方法。
、前記交差結合されたトランジスタを作製する工程がト
レンチトランジスタを作製することを含んでいる方法。
【００９４】（２８） 第２３項記載の方法であって
、更に、前記第１の導電性ラインに平行であって、前記
第１の信号を伝達するように働く第１の予め定められた
数の導電性ラインを形成すること、前記第２の導電性ラ
インに平行であって、前記第２の信号を伝達するように
働く第２の予め定められた数の導電性ラインを形成する
こと、を含む方法。
、更に、前記第１の導電性ラインに平行であって、前記
第１の信号を伝達するように働く第１の予め定められた
数の導電性ラインを形成すること、前記第２の導電性ラ
インに平行であって、前記第２の信号を伝達するように
働く第２の予め定められた数の導電性ラインを形成する
こと、を含む方法。
【００９５】（２９） 第２８項記載の方法であって
、前記第１の予め定められた数を形成する工程が前記ア
レイ中の行数から１を差し引いた数に等しい複数個の平
行な第１の導電性ラインを形成することを含み、また前
記第２の予め定められた数を形成する工程が前記アレイ
中の列数から１を差し引いた数に等しい複数個の平行な
第２の導電性ラインを形成することを含んでいる方法。
、前記第１の予め定められた数を形成する工程が前記ア
レイ中の行数から１を差し引いた数に等しい複数個の平
行な第１の導電性ラインを形成することを含み、また前
記第２の予め定められた数を形成する工程が前記アレイ
中の列数から１を差し引いた数に等しい複数個の平行な
第２の導電性ラインを形成することを含んでいる方法。
【００９６】（３０） 複数個のスタティックメモリ
セルの中の１つのスタティックメモリセルへアクセスす
るための方法であって、第１のワードラインを駆動する
こと、前記第１のワードラインに直交する第２のワード
ラインを駆動することであって、それによって前記第１
と第２のワードラインの交点に最も近接するスタティッ
クメモリセルがアクセスされ、またそれによって複数個
のセルのうちの隣接するどの２つのセルもアクセスされ
ないようになっており、従って隣接するセルがそれらの
間にある単一のビットラインを共有できるように第２の
ワードラインを駆動すること、を含む方法。
セルの中の１つのスタティックメモリセルへアクセスす
るための方法であって、第１のワードラインを駆動する
こと、前記第１のワードラインに直交する第２のワード
ラインを駆動することであって、それによって前記第１
と第２のワードラインの交点に最も近接するスタティッ
クメモリセルがアクセスされ、またそれによって複数個
のセルのうちの隣接するどの２つのセルもアクセスされ
ないようになっており、従って隣接するセルがそれらの
間にある単一のビットラインを共有できるように第２の
ワードラインを駆動すること、を含む方法。
【００９７】（３１） 第３０項記載の方法であって
、前記複数個のスタティックメモリセルが行列形式に配
置されたセルアレイを含んでおり、前記アクセスの工程
が四角に配置された４個のセルのうちから１つをアクセ
スすることを含み、四角に配置されたセルの各々が単一
ビットラインへの単一コンタクトを共有している方法。
、前記複数個のスタティックメモリセルが行列形式に配
置されたセルアレイを含んでおり、前記アクセスの工程
が四角に配置された４個のセルのうちから１つをアクセ
スすることを含み、四角に配置されたセルの各々が単一
ビットラインへの単一コンタクトを共有している方法。
【００９８】（３２） メモリセルのアレイ２０２中
へ組み込むことのできる進歩したメモリセル１１８が得
られる。アレイ２０２は第１のゲート導体領域２２４と
第２のゲート導体領域２３８を含んでおり、ここで前記
第１と第２のゲート導体領域は互いに直交している。セ
ルの各々の半分が交差結合されたトレンチトランジスタ
へつながれた２つの直列トランジスタを含む。前記トレ
ンチトランジスタの交差結合は平行な局部的相互接続領
域２５６と２５８の利用を通して実現される。
へ組み込むことのできる進歩したメモリセル１１８が得
られる。アレイ２０２は第１のゲート導体領域２２４と
第２のゲート導体領域２３８を含んでおり、ここで前記
第１と第２のゲート導体領域は互いに直交している。セ
ルの各々の半分が交差結合されたトレンチトランジスタ
へつながれた２つの直列トランジスタを含む。前記トレ
ンチトランジスタの交差結合は平行な局部的相互接続領
域２５６と２５８の利用を通して実現される。
【図１】従来技術の４Ｔ−２Ｒ ＳＲＡＭメモリセル
を示す図。
を示す図。
【図２】従来技術の４Ｔ−２Ｒ ＳＲＡＭメモリセル
であって、それの２つの抵抗要素のための等価な抵抗値
を与えるスイッチトトランジスタを使用したメモリセル
を示す図。
であって、それの２つの抵抗要素のための等価な抵抗値
を与えるスイッチトトランジスタを使用したメモリセル
を示す図。
【図３】本発明に従って作製され、動作するメモリセル
の模式図。
の模式図。
【図４】Ａは本発明に従って作製され、平行なワードラ
インを有するメモリセルアレイの模式図。Ｂはメモリセ
ルアレイの模式図であって、個々のセルおよび各々のビ
ットライン間のコンタクトの相互関係を示す模式図。Ｃ
は図４Ａのアレイに従って作製された個々のセルの空間
的な配置を示す図。
インを有するメモリセルアレイの模式図。Ｂはメモリセ
ルアレイの模式図であって、個々のセルおよび各々のビ
ットライン間のコンタクトの相互関係を示す模式図。Ｃ
は図４Ａのアレイに従って作製された個々のセルの空間
的な配置を示す図。
【図５】Ａは本発明に従って作製され、直交するワード
ラインを有するメモリセルアレイの模式図。Ｂはセルア
レイの模式図であって、個々のセルおよび各々のビット
ライン間のコンタクトの相互関係を示す図。Ｃは図５Ａ
のアレイに従って作製された個々のセルの空間的配置を
示す図。
ラインを有するメモリセルアレイの模式図。Ｂはセルア
レイの模式図であって、個々のセルおよび各々のビット
ライン間のコンタクトの相互関係を示す図。Ｃは図５Ａ
のアレイに従って作製された個々のセルの空間的配置を
示す図。
【図６】Ａは本発明に従って作製されたメモリセルの交
差結合トランジスタの模式図。Ｂは本発明に従って作製
されたメモリセル中の交差結合トランジスタの別の方式
の模式図。
差結合トランジスタの模式図。Ｂは本発明に従って作製
されたメモリセル中の交差結合トランジスタの別の方式
の模式図。
【図７】Ａはメモリセルアレイを構成するために形成さ
れた能動領域の平面図。Ｂは図７Ａのメモリセル領域の
断面図。
れた能動領域の平面図。Ｂは図７Ａのメモリセル領域の
断面図。
【図８】Ａはその上に取り付けられたゲート導体領域を
有するセルアレイの平面図。Ｂはエピタキシャル半導体
層内に形成されたトレンチと第１のゲートとを含む、図
８Ａの断面図。
有するセルアレイの平面図。Ｂはエピタキシャル半導体
層内に形成されたトレンチと第１のゲートとを含む、図
８Ａの断面図。
【図９】Ａは直交するゲート導体領域を付加した後の平
面図。Ｂは図９Ａの断面図であって、前記第１のゲート
導体に隣接する第２のゲート導体と、前記トレンチ中に
形成された付加的なトレンチゲート導体とを含む、図９
Ａの断面図。
面図。Ｂは図９Ａの断面図であって、前記第１のゲート
導体に隣接する第２のゲート導体と、前記トレンチ中に
形成された付加的なトレンチゲート導体とを含む、図９
Ａの断面図。
【図１０】Ａは局部的な相互接続領域を付加した後の平
面図。Ｂは局部的な相互接続領域を含む、図１０Ａの断
面図。
面図。Ｂは局部的な相互接続領域を含む、図１０Ａの断
面図。
【図１１】Ａはビットラインと金属コンタクトを付加し
た後の平面図。Ｂは図１１Ａの断面図であって、図１１
Ａ中に示された断面の位置の背後に形成されているため
切りとった部分に示されたコンタクトとビットラインと
を含む、図１１Ａの断面図。
た後の平面図。Ｂは図１１Ａの断面図であって、図１１
Ａ中に示された断面の位置の背後に形成されているため
切りとった部分に示されたコンタクトとビットラインと
を含む、図１１Ａの断面図。
１０ 従来技術のメモリセル
１２ トランジスタ
１４ ドレイン
１６ ソース
１８ ゲート
２０ トランジスタ
２２ ドレイン
２４ ソース
２６ ゲート
２８，３０ ノード
３２ トランジスタ
３４ ドレイン
３６ ソース
３８ ゲート
４０ トランジスタ
４２ ドレイン
４４ ソース
４６ ゲート
４８ ワードライン
５０ ビットライン
５２ 反転ビットライン
５４，５６ 抵抗
５８ 書き込みイネーブルトランジスタ６０ ソー
ス ６２ ゲート ６４ ドレイン ６６ 書き込みイネーブルトランジスタ６８ ソー
ス ７０ ゲート ７２ ドレイン ７４ センス増幅器 ７６ 入力 ７８ 出力 ８０ 従来技術のメモリセル ８２ トランジスタ ８４ ドレイン ８６ ソース ８８ ゲート ９０ トランジスタ ９２ ドレイン ９４ ソース ９６ ゲート ９８ 寄生コンデンサ １００ トランジスタ １０２ ドレイン １０４ ソース １０６ ゲート １０８ トランジスタ １１０ ドレイン １１２ ソース １１４ ゲート １１６ 寄生コンデンサ １１８ メモリセル １１９ 制御回路 １２０，１２２ トランジスタ １２４ ソース １２６ ノード １２８ ゲート １３０ ノード １３２ ドレイン １３４ ソース １３６ ゲート １３８ ドレイン １４０ ビットライン １４２，１４４ 直列接続トランジスタ１４５ 寄
生容量 １４６ ソース １４８ ゲート １５０ ドレイン １５２ ソース １５３ ワードライン １５４ ゲート １５６ ドレイン １５８ ビットライン １６０，１６２ 直列接続トランジスタ１６３ 寄
生容量 １６４ ソース １６６ ゲート １６８ ドレイン １７０ ソース １７２ ゲート １７４ ドレイン １７６，１７８ 書き込みイネーブルトランジスタ１
８０ ソース １８２ ゲート １８４ ドレイン １８６ ソース １８８ ゲート １９０ ドレイン １９２ センス増幅器 １９４ 入力 １９６ 出力 １９８ メモリセルアレイ ２００ コンタクト点 ２０２ セルアレイ ２０４ コンタクト点 ２０６ アレイ領域 ２０８ モート領域 ２１０ フィールド絶縁領域 ２１２ 半導体基板 ２１４ 埋め込み拡散領域 ２１６ エピタキシャル半導体層 ２１８ 埋め込み拡散領域コンタクト２２０ トラ
ンジスタしきい値電圧領域２２２ 絶縁層 ２２４ ゲート導体領域 ２２６ ゲート導体延長部 ２２８ ゲート導体絶縁体 ２３０ トレンチトランジスタソース／ドレイン領域
２３２ トレンチ ２３４ トレンチトランジスタしきい値電圧領域２３
６ 絶縁層 ２３８ ゲート導体領域 ２４０ トレンチトランジスタゲート領域２４２，２
４４ ＬＤＤ領域 ２４６，２４８，２５０ 側壁スペーサ２５２，２５
４ 打ち込みされたソース／ドレイン領域２５６，２
５８ 局部的相互接続領域２６０ 絶縁層 ２６２ ビットライン ２６４ コンタクト
ス ６２ ゲート ６４ ドレイン ６６ 書き込みイネーブルトランジスタ６８ ソー
ス ７０ ゲート ７２ ドレイン ７４ センス増幅器 ７６ 入力 ７８ 出力 ８０ 従来技術のメモリセル ８２ トランジスタ ８４ ドレイン ８６ ソース ８８ ゲート ９０ トランジスタ ９２ ドレイン ９４ ソース ９６ ゲート ９８ 寄生コンデンサ １００ トランジスタ １０２ ドレイン １０４ ソース １０６ ゲート １０８ トランジスタ １１０ ドレイン １１２ ソース １１４ ゲート １１６ 寄生コンデンサ １１８ メモリセル １１９ 制御回路 １２０，１２２ トランジスタ １２４ ソース １２６ ノード １２８ ゲート １３０ ノード １３２ ドレイン １３４ ソース １３６ ゲート １３８ ドレイン １４０ ビットライン １４２，１４４ 直列接続トランジスタ１４５ 寄
生容量 １４６ ソース １４８ ゲート １５０ ドレイン １５２ ソース １５３ ワードライン １５４ ゲート １５６ ドレイン １５８ ビットライン １６０，１６２ 直列接続トランジスタ１６３ 寄
生容量 １６４ ソース １６６ ゲート １６８ ドレイン １７０ ソース １７２ ゲート １７４ ドレイン １７６，１７８ 書き込みイネーブルトランジスタ１
８０ ソース １８２ ゲート １８４ ドレイン １８６ ソース １８８ ゲート １９０ ドレイン １９２ センス増幅器 １９４ 入力 １９６ 出力 １９８ メモリセルアレイ ２００ コンタクト点 ２０２ セルアレイ ２０４ コンタクト点 ２０６ アレイ領域 ２０８ モート領域 ２１０ フィールド絶縁領域 ２１２ 半導体基板 ２１４ 埋め込み拡散領域 ２１６ エピタキシャル半導体層 ２１８ 埋め込み拡散領域コンタクト２２０ トラ
ンジスタしきい値電圧領域２２２ 絶縁層 ２２４ ゲート導体領域 ２２６ ゲート導体延長部 ２２８ ゲート導体絶縁体 ２３０ トレンチトランジスタソース／ドレイン領域
２３２ トレンチ ２３４ トレンチトランジスタしきい値電圧領域２３
６ 絶縁層 ２３８ ゲート導体領域 ２４０ トレンチトランジスタゲート領域２４２，２
４４ ＬＤＤ領域 ２４６，２４８，２５０ 側壁スペーサ２５２，２５
４ 打ち込みされたソース／ドレイン領域２５６，２
５８ 局部的相互接続領域２６０ 絶縁層 ２６２ ビットライン ２６４ コンタクト
Claims (2)
- 【請求項１】 メモリアレイであって、複数個のセル
であって、各々のセルが２つのモードで動作することが
でき、それらの２つのモードの各々が第１と第２の信号
の組み合わせを通して選択されるようになった複数個の
セル、前記第１の信号を伝達するように動作する第１の
導電性ライン、前記第１の導電性ラインに本質的に直交
し、前記第２の信号を伝達するように動作する第２の導
電性ライン、を含むメモリアレイ。 - 【請求項２】 メモリアレイを製造する方法であって
、複数個のセルであって、各々のセルが２つのモードで
動作することができ、ここにおいて前記２つのモードの
各々が第１と第２の信号の組み合わせを通して選択され
るようになった複数個のセルを作製すること、前記第１
の信号を伝達するように動作する第１の導電性ラインを
形成すること、前記第１の導電性ラインに本質的に直交
し、前記第２の信号を伝達するように動作する第２の導
電性ラインを形成すること、を含む方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/636,518 US5287304A (en) | 1990-12-31 | 1990-12-31 | Memory cell circuit and array |
| US636518 | 1990-12-31 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04340762A true JPH04340762A (ja) | 1992-11-27 |
Family
ID=24552248
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3347004A Pending JPH04340762A (ja) | 1990-12-31 | 1991-12-27 | メモリセル回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5287304A (ja) |
| EP (1) | EP0493830B1 (ja) |
| JP (1) | JPH04340762A (ja) |
| KR (1) | KR100205669B1 (ja) |
| DE (1) | DE69129404T2 (ja) |
| TW (1) | TW222705B (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4501164B2 (ja) * | 1998-05-01 | 2010-07-14 | ソニー株式会社 | 半導体記憶装置 |
| JP2009177200A (ja) * | 1998-05-01 | 2009-08-06 | Sony Corp | 半導体記憶装置 |
| US6418490B1 (en) * | 1998-12-30 | 2002-07-09 | International Business Machines Corporation | Electronic circuit interconnection system using a virtual mirror cross over package |
| US7209383B2 (en) * | 2004-06-16 | 2007-04-24 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
| US7372728B2 (en) * | 2004-06-16 | 2008-05-13 | Stmicroelectronics, Inc. | Magnetic random access memory array having bit/word lines for shared write select and read operations |
| FR2871921A1 (fr) * | 2004-06-16 | 2005-12-23 | St Microelectronics Sa | Architecture de memoire a lignes d'ecriture segmentees |
| US7301800B2 (en) * | 2004-06-30 | 2007-11-27 | Stmicroelectronics, Inc. | Multi-bit magnetic random access memory element |
| US7106621B2 (en) * | 2004-06-30 | 2006-09-12 | Stmicroelectronics, Inc. | Random access memory array with parity bit structure |
| US7079415B2 (en) * | 2004-06-30 | 2006-07-18 | Stmicroelectronics, Inc. | Magnetic random access memory element |
| US7136298B2 (en) * | 2004-06-30 | 2006-11-14 | Stmicroelectronics, Inc. | Magnetic random access memory array with global write lines |
| US7465973B2 (en) * | 2004-12-03 | 2008-12-16 | International Business Machines Corporation | Integrated circuit having gates and active regions forming a regular grating |
| US10109637B1 (en) * | 2017-12-28 | 2018-10-23 | Globalfoundries Inc. | Cross couple structure for vertical transistors |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3611317A (en) * | 1970-02-02 | 1971-10-05 | Bell Telephone Labor Inc | Nested chip arrangement for integrated circuit memories |
| US3638202A (en) * | 1970-03-19 | 1972-01-25 | Bell Telephone Labor Inc | Access circuit arrangement for equalized loading in integrated circuit arrays |
| US4184208A (en) * | 1978-07-19 | 1980-01-15 | Texas Instruments Incorporated | Pseudo-static semiconductor memory cell |
| JPS60136097A (ja) * | 1983-12-23 | 1985-07-19 | Hitachi Ltd | 連想メモリ装置 |
-
1990
- 1990-12-31 US US07/636,518 patent/US5287304A/en not_active Expired - Lifetime
-
1991
- 1991-12-27 JP JP3347004A patent/JPH04340762A/ja active Pending
- 1991-12-30 KR KR1019910025486A patent/KR100205669B1/ko not_active Expired - Fee Related
- 1991-12-30 EP EP91122374A patent/EP0493830B1/en not_active Expired - Lifetime
- 1991-12-30 DE DE69129404T patent/DE69129404T2/de not_active Expired - Fee Related
-
1992
- 1992-04-28 TW TW081103297A patent/TW222705B/zh active
Also Published As
| Publication number | Publication date |
|---|---|
| DE69129404D1 (de) | 1998-06-18 |
| EP0493830A3 (en) | 1993-01-27 |
| KR920013465A (ko) | 1992-07-29 |
| US5287304A (en) | 1994-02-15 |
| KR100205669B1 (ko) | 1999-07-01 |
| EP0493830A2 (en) | 1992-07-08 |
| DE69129404T2 (de) | 1998-10-29 |
| TW222705B (ja) | 1994-04-21 |
| EP0493830B1 (en) | 1998-05-13 |
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