JPS6278799A

JPS6278799A - ダイナミツク・ランダムアクセス・メモリ・セル

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Publication number: JPS6278799A
Application number: JP61169639A
Authority: JP
Inventors: リチヤード　エツチ．ウオマツク
Original assignee: Texas Instruments Inc
Current assignee: Texas Instruments Inc
Priority date: 1985-07-19
Filing date: 1986-07-18
Publication date: 1987-04-11
Anticipated expiration: 2011-09-11
Also published as: JP2533493B2; US4704705A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は半導体集積回路メモリに関する。

従来の技術及び問題点大体１９７０年に発表された１６にのＤＲＡＭの作成で
突破口が開いて以来、ダイナミック・ランダムアクセス
・メモリ（ＤＲＡＭ）の開発はトランジスタ１個のセル
に集中している。数々の段階的な技術の進歩により、こ
の技術は、その何れもがトランジスタ１個のセル（そし
てその多くは１６にのＤＲＡＭに使われていたのと略同
じトランジスタ１個のセルを使っている）を用いる何個
かの１メガビツトのＤＲＡＭが最近になって発表される
様な点まで進んでいる。メモリ技術が進歩するにつれて
、実現性のあるチップ面積内に適当な数のメモリ・セル
をはめ込むことが出来る様に、セルの寸法を一層小さく
することが必要な変化の１つとなっている。

然し、この様にセルの寸法を縮めることは、本質的に非
常に有利であるが、従来の技術では、成る重大な問題を
生じた。その１つの問題は、センス・アンプのピッチで
ある。即ち、メモリ・セルのアレーの縁に沿った１つの
センス・アンプを２列毎のメモリ・セルに接続する場合
、センス・アンプを最小形状メモリ・セルの１列の幅の
２倍という狭い幅に作ることが出来なければ、メモリ・
セルのとり得る間隔は、センス・アンプのとり得る幅に
よって制限される。更に、理想的なメモリ・セルは、事
実上、配線マトリクスの交点である。

これと対照的に、従来のメモリ・セルは、メモリ・アレ
ー内のことごとくのビット線とワード線の交点にあるの
ではなく、１つおきのビット線／ワード線の交点にある
。然し、この様な理想的な交点形のＤＲＡＭセルが利用
出来る様になれば、センス・アンプのピッチの問題が直
ちに一層切実になることは明らかである。出願人が譲渡
された最近の発明では、この様な交点形ＤＲＡＭセルの
可能性が示されている。米国特許出願連続番号第６７９
．１６８号（出願人控え番号Ｔｌ−１０５１２）、同第
６５４．２８５号（出願人控え番号Ｔｌ−１０４５７）
及び同第６５５．９７２号（出願人控え番号Ｔｌ−１０
５１３＞を参照されたい。

従来の別の重要な問題は、ビット線の静電容量である。

これは、技術が１メガビツト・レベルを越えて進もうと
するにつれて、幾つかの理由で一層重大な問題になりつ
つある。第１に、単純な倍率の法則から、１６にのＤＲ
ＡＭの倍率を単純に高めた場合、１列あたりのメモリ・
セルの数が、チップ上にあるビット数の平方根に比例し
て増加する。然し、５１２個のメモリ・セルに接続され
たビット線は非常に大きな静電容量を持つ。ビット線の
静電容量が大きいことは、幾つかの理由で望ましくない
。その１つは、ビット線の静電容量が典型的にはメモリ
・セルの記憶静電容量よりもずっと大きくなり、その為
、少なくともこれらの静電容量の比だけ、セルの面に利
用し得る限られた電圧の変化が更に低下するからである
。この為、他の要因が同じであるとすれば、ビット線の
静電容量が大きいことは、メモリ・セルの出力を感知す
る時の雑音に対する免疫性が一層小さくなることを意味
し、或いはこの利点と引き換えに、伯の多数の利点が得
られる。更に、ビット線の静電容量を減少することは、
典型的には列感知動作が一層高速になることを意味する
。これは、ビット線の静電容量が下がれば、それに伴う
ＲＣ時定数が小さくなるからである。密接な関係を持つ
問題はワード数の遅延である。大形メモリ・アレーでは
、ワード線（即ち従来の１行のセル内にある各セルの単
一の通過トランジスタをアドレスする線）のＲＣ時定数
は、典型的には、セルをアクセスする為に要求される合
計遅延のかなりの割合になる。

この為、ワード線を短くすれば、その抵抗値と静電容量
を下げることにより、そのＲＣ時定数を下げることにな
り、その為に非常に望ましい。

従来、メモリ・セルのサブアレーへのセグメント化を進
めることにより、この圧力を対処して来たが、この方式
にも難点がある。第１に、チップ・レベルにサブアレー
選択論理回路を使わなければならないが、これが、余分
の遅延を加えると共に、余分の面積を必要とする。第２
に、サブアレーの数を非常に大きくすると、サブアレー
を相互接続するのに必要な配線自体が、面積及び処理に
かなりの要求を加える様になり始める。

ビット線の静電容量及びワード線の静電容量に対して更
に圧力を加える別の要因は、小さな形状に於ける倍率の
性格の変化である。即ち、幅１０ミクロンの金属線の単
位長あたりの静電容量は、厚さが同じで、幅が５ミクロ
ンしかない金属線の単位長あたりの静電容量の大体２侶
である。然し、一層小さい形状になると、パターンを定
めた導体の隅のフリンジ電界が重要になり、この倍率関
係がもはや成立しなくなる。即ち、幅０．７５ミクロン
の金属ＩＩ（ポリシリコン又はシリサイド又はポリサイ
ド）は、幅１．５ミクロンの同様な線の静電容量の半分
よりもずっと大きな静電容量を持ち、その抵抗値は大体
２倍になる。つまり、１．５ミクロンまで倍率を下げる
時は十分に成立した倍率の法則が、それ程よく働かなく
なり、その為に、これ以上の倍率は困難になる。

問題点を解決する為の手段及び作用こういう２つの問題を解決する為、本発明は、直列に接
続された２つの通過トランジスタを持つＤＲＡＭトラン
ジスタ・セルを提供する。セルあたりのこの追加のトラ
ンジスタは、普通ならばビット線のセグメント化の為に
必要になる様な追加のレベルを使わずに、センス・アン
プを幾つかの列の間で多重化し、又はワード線或いはビ
ット線をセグメント化することが出来る様にする。

更に、本発明は１つの通過トランジスタを持つＤＲＡＭ
セルによって要求される以上に余分の面積を必要としな
い様な、２つの通過トランジスタを持つＤＲＡＭセルの
実施例を教示する。特に、本発明の特に好ましい１実施
例では、キャパシタがトレンチ内に形成されていて、通
過トランジスタが該トレンチ内の薄いポリシリコン・チ
ャンネルのトランジスタとして形成される様なりＲＡＭ
セルを教示する。この為、余分の通過トランジスタの為
に、水平面積が余分にとられることはない。

本発明の重要な点は、２つの通過トランジスタの間の節
の寄生静電容量を最小にすることである。

この奇生静電容量は、メモリ・セルから記憶電荷が外ヘ
ボンブされるメカニズムを生ずる。例えば、記憶キャパ
シタに直結のトランジスタがターンオンになると、寄生
静電容量の節及び記憶キャパシタの間で電荷が分けられ
、その後、他方の通過トランジスタがターンオンした時
、電荷が奇生静電容量とビット線の間で分けられる。こ
の為、セルが完全に選択されることなり、電荷がセルを
出て行き、これは漏れモードを生ずる。この為、本発明
のセルは「電荷結合」セルとして構成することが好まし
い。即ち、２つのトランジスタの間の節の静電容量を最
小にすることが好ましい。

本発明の主な１実施例は、共通のポリシリコン・チャン
ネルをアドレスするのに前側及び裏側の両方のゲートを
使うことにより、この寄生静電容量を減少する。ゲート
はずれていて、キャパシタをビット線に接続するには両
方をターンオンしなければならないが、ゲートは重なり
合う様にもなっていて、その間の節を通る電荷のポンプ
作用が最小になる。

ポリシリコン・チャンネル・トランジスタを使う形式が
現在では好ましいが、本発明の他の実施例はバルク（単
結晶チャンネル）トランジスタを用いる。何れのトラン
ジスタの実施例でも、両方のトランジスタのゲートに対
して最小形状のパターンにしたゲート長を使うことが出
来る。これは、外方拡散を行なう為にトランジスタの間
のｎ十節がないからである。即ち、２つの通過トランジ
スタの各々の実効チャンネル長が片側だけからの外方拡
散だけ減少し、この為、実効長とパターン長の比は他の
場合よりも一層大きくなる。更に、これはパターンを定
めたチャンネル長がごく短ｌ／）場合でも、パンチスル
ーが問題になることがずっと少ないことを意味する。

この為、本発明はＤＲＡＭアレーの設計の融通性を大い
に高めたＤＲＡＭセルを提供する。

本発明は列の多重化を利用してセンス・アンプのピッチ
を増加する様なりＲＡＭアレーを提供する。

更に本発明はセンス・アンプのピッチが密度を制限しな
い様な交点形ＤＲＡＭセル・アレーを提供する。

上記並びにその他の目的を達成する為、本発明は、記憶
キャパシタと、該記憶キャパシタをビット線に選択的に
接続する為に直列に接続された第１及び第２の通過トラ
ンジスタとを有するダイナミック・ランダムアクセス・
メモリ・セルを提供する。

本発明は、記憶キャパシタと、該記憶キャパシタをビッ
ト線に選択的に接続する通過トランジスタとを有し、該
通過トランジスタのチャンネル領域が前側ゲート及び後
側ゲートの両方に容量結合され、該前側及び後側ゲート
が何れも導電性であるが一緒には接続されておらず、前
記前側及び後側ゲートが、前記チャンネル領域の重なり
合うが横方向に離れた部分に夫々結合されている様なダ
イナミック・ランダムアクセス・メモリ・セルを提供す
る。

更に本発明は、行及び列に分けて配置された複数個のメ
モリ・セルを有し、該メモリ・セルが、記憶キャパシタ
と、ワード線に接続されたゲートを持つ第１の通過トラ
ンジスタと、列選択線に接続されたゲートを持つ第２の
通過トランジスタとを有し、前記第１及び第２の通過ト
ランジスタが前記記憶キャパシタ及びビット線の間に直
列に介在して配置され、更に、１対よりも多くのビット
線に夫々接続されると共に夫々多重化トランジスタを持
つ複数個のセンス・アンプを有し、各々の多重化トラン
ジスタが１つの列選択線によってｔｔ、ｌ制御されて、
各々のセンス・アンプを前記ビット線の対の内の１つ以
下に選択的に接続する様になつているダイナミック・ラ
ンダムアクセス・メモリを提供する。

更に本発明は、行及び列に分けて配置された複数個のメ
モリ・セルを有し、該メモリ・セルが記憶キャパシタと
、該記憶キャパシタをビット線に選択的に接続する通過
トランジスタとを有し、前記通過トランジスタのチャン
ネル領域が前側ゲート及び後側ゲートの両方に容量結合
され、該前側及び後側ゲートが何れも導電性であるが一
緒に接続されておらず、前記前側及び後側ゲートが前記
チャンネル領域の重なり合うが、完全に一致しない部分
に夫々結合されており、２つのゲートの内の一方がワー
ド線に接続され、該２つのゲートの内の使方が列選択性
に接続されており、更に、何れも１対よりも多くのビッ
ト線に接続されると共に何れも多重化トランジスタを持
つ複数個のセンス・アンプを有し、各々の多重化トラン
ジスタが１つの列選択線によって制御されて、各々のセ
ンス・アンプを前記ビット線の対の内の１つ以下に選択
的に接続する様にしたダイナミック・ランダムアクセス
・メモリを提供する。

更に本発明では、行及び列に分けて配置された複数個の
メモリ・セルを有し、該メモリ・セルが記憶キャパシタ
と、セグメント選択線に接続されたゲートを持つ第１の
通過トランジスタと、ワード線に接続されたゲートを持
つ第２の通過トランジスタとで構成されており、前記第
１及び第２の通過トランジスタが前記記憶キャパシタ及
びビット線の間に直列に介在して配置され、更に夫々少
なくとも１対のビット線に接続された複数個のセンス・
アンプを有するダイナミック・ランダムアクセス・メモ
リを提供する。

次に本発明を図面に基づいて説明する。

実施例本発明を特定の実施例について詳しく説明するが、当業
者であれば、本発明がダイナミック・ランダムアクセス
・メモリ・セルの分野で基本的な革新をもたらすもので
あって、従ってその範囲を広く解釈すべきであることが
理解されよう。本発明は非常にいろいろな形で隆正並び
に変更することが出来、発明の範囲は、特許請求の範囲
に特定される以外に制限されない。ここで説明する種々
の実施例は例であって、本発明を制約するものではない
。

第１図は従来の見本のＤＲＡＭセルの等価回路を示す。

即ち、通過トランジスタ１０２がワード線１０４によっ
てアクセスされ、キャパシタ１０６、に記憶されている
電荷をビット線１０８に接続する。キャパシタ１０６の
一方の極板がアースに接続されるものとして示されてい
るが、実際には、これらのキャパシタは、通過トランジ
スタが接続されていない隣接するビット線に接続するの
が典型的である。ビット線１０８が図面に示してないセ
ンス・アンプに接続され、それがセルの出力を感知する
。セルに貯蔵される１又はＯ情報に応じて記憶キャパシ
タにあると予想される電圧レベルの中間の値にビット線
をプリチャージし、普通の交差結合ラッチを使って、ビ
ット線を同じ様にプリチャージされた別のビット線と比
較することにより、記憶キャパシタに記憶された電荷を
非常に敏感に検出することが出来る。

これと比較して、第２図は本発明のサンプル実施例のメ
モリ・セルの等価回路を示す。この実施例では、記憶キ
ャパシタＣＳが、直列に接続された通過トランジスタＱ
１及びＱ２により、ビット線１２０から隔てられている
。この為、記憶キャパシタに記憶された情報を読出す為
に、記憶キャパシタをビット線に接続するには、両方の
トランジスタをターンオンしなければならない。トラン
ジスタＱ２がワード線１２２に接続されることが示され
ており、トランジスタＱ１が列デコード又は列選択線１
２６に接続されることが示されているが、これらの接続
順序は任意である。トランジスタＱ１及びＱ２の中間の
節に寄生静電容置Ｃｐが示されていることに注意された
い。この寄生静電容量を最小に抑えるべきである。所謂
「電荷結合」構造を使って、トランジスタＱ１のチャン
ネルがトランジスタＱ２のチャンネルと直接に接し、（
トランジスタが０１がオフにとどまる間、トランジスタ
Ｑ２がターンオンした後に節Ｃｐに記憶される電荷によ
って生ずる）電荷の共有母を最小にすることが好ましい
。こういうことを達成するＳ造は電荷結合装置を選択す
る分野で周知であると共に、全般的にＭＯ８論理回路の
設計でも周知である。

第２図の構造は、セルの選択の点で大きな利点があり、
センス・アンプの配置に対する拘束を緩和する。然し、
他の点では、感知動作及び更新動作はごく誘過である。

即ち、ビット線が、記憶キャパシタに生ずると予想され
る考えられる電圧レベルの中間の値にプリチャージされ
、普通の交差結合ラッチを使って、このビット線を同じ
様にプリチャージされた別のビット線と比較して、記憶
キャパシタに記憶された電荷を検出することが出来る様
にする。同様に、センス・アンプが普通の様に、感知し
たばかりのセルを更新する。チップ・オーバヘッド回路
も従来使われているものと非常によく似ている。更新タ
イミング回路、Ｉ１０アンプ、サブアレー選択論理回路
（使う場合）及びその他の組立てブロックは何れも略同
じであってよい。１つの違いは、この発明の成る実施例
で列選択線を使う場合があることである。第４図に示す
様な形式を使う場合、列アドレスのデコードが、続出し
の為の正しいセンス・アンプを選択する他に、正しい列
選択線をも選択しなければならない。然し、これは単に
１つ又は２つの最下位列アドレス・ビットを使って２本
の列選択線の内の１つ（又は４本の内の１つ等）を選択
することを意味するにすぎず、これは従来の構成と大き
な違いとなるものではない。

第３ｂ図に本発明の現在好ましいと考えられる実施例を
示す。Ｐ−）Ｊ板２０２の中で、記憶キャパシタ２０４
及び誘電体２０６が記憶キャパシタを構成している。こ
のキャパシタが薄いポリシリコン・トランジスタ２０８
によってアクセスされる。このトランジスタはチャンネ
ルの厚さが２０００人未満であることが好ましく、チャ
ンネルのドーピングは、真性から１０１６の何倍か又は
１０１７までの範囲であることが好ましい。トランジス
タ２０８がビット線を形成するポリ部分２２０と記憶キ
ャパシタの一方の極板を形成するポリ部分２０４の間に
介在配置される。ポリシリコン・チャンネル領域２０８
が、ポリ前側ゲート２２４（これは列選択線として接続
することが好ましい〉と埋込みＮ＋ワード線２２２によ
って形成された裏側ゲートの両方によってアドレスされ
る。

前側及び裏側ゲートが（その間の節の寄生静電容量を介
しての電荷のポンプ作用を最小限に抑える為に）重なり
合っているが、完全には重ならず、前側及び後側の両方
のゲートがターンオンしなければ、トランジスタ２０８
がターンオンしないことに注意されたい。即ち、チャン
ネル領域２０８の部分２０８　”’が両方のゲートによ
ってアドレスされるが、チャンネル領域の部分２０８　
”は前側ゲートだけによってアドレスされ、部分２０８
′は後側ゲートだけによってアドレスされる。

埋込みＮ＋ＦＷ２２２が約１．５ミクロンの深さの下側
ジャンクション及び約０．５ミクロンの深さの上側ジャ
ンクションを持つことが好ましい。

埋込みＮ土層が、表面まで完全に拡がらず、この層とビ
ット線の間の過大な容量結合を避けることが好ましい。

然し、この特徴は、本発明にとって厳密に必要なもので
はない。

別のサンプル実施例が第３ｃ図示されている。

本実施例では、前側及び後側ゲートの両方によってアド
レスされる薄いポリ・トランジスタの代りに、２つの別
々の薄いポリ・トランジスタ３０２゜３０４が直列に接
続されて、記憶キャパシタ２０４をビット線２２０から
隔てている。記憶キャパシタ２０４はトレンチ・キャパ
シタとして形成することが好ましく、この記憶キャパシ
タに必要なポリシリコンは、ビット線２２０及びトラン
ジスタのチャンネル領域３０２．３０４と共に１回のデ
ボジツション工程で形成することが好ましい。

第１の酸化物でアイソレートされた線（好ましくは酸化
物でアイソレートされたポリ）がワード線３０６を形成
し、別個の酸化物でアイソレートされたポリ線が列選択
線３０８を形成する。トレンチは例えば酸化物で埋め戻
すことが好ましいが、このことは図面に示してない。

本発明の第３の実施例が第３ａ図に示されている。本実
施例は第３ｂ図及び第３Ｃ図の実施例程好ましくないが
、本発明の成る新しい考えを用いている。

本実施例では、トランジスタ５０４及び５０６が直列に
接続されて、ビット線５２０をキャパシタ極板５０２の
下方のバルク区域に接続する。随意選択により、キャパ
シタ極板５０２の下方にハイ−Ｃ（ハイ−キャパシティ
）の打込みを使う。

これらの２つのトランジスタを直列に設けることにより
、２つのトランジスタの間にＮ十領域が存在しないので
、外方拡散の影響が最小になることに注意されたい。こ
の為、これらの２つのトランジスタの実効長とチャンネ
ル長の比が大きくなり、バンチスルーの問題が最小限に
抑えられる。

本発明の別の実施例が第３ｄ図に示されている。

本実施例は全体的に第３ａ図の実施例と同様であるが、
第３ａ図のバルク・キャパシタ５０２の代りに、トレン
チ・キャパシタ６０２が使われている点が異なる。本実
施例では、トランジスタ６０４．６０６が直列に接続さ
れて、ビット線５２０をキャパシタ極板６０２の下方の
バルク区域に接続する。

全体的に第３ｂ図に示す様な本発明のサンプル実施例の
作り方は、次の通りである。

最初、モート領域のパターンを定めて、フィールド酸化
物内の能動装置領域を定める。次に、（例えば高エネル
ギの砒素の打込みにより）埋込みＮ十領域を形成し、随
意選択により、その後に浅い補償用の打込みをする。こ
れによって、第３ｂ図に示す埋込みＮ＋ワード線２２２
が形成される。

次にトレンチをエッチし、薄い高品質の酸化物（例えば
厚さ１５０人）をトレンチの両側に成長させる。この酸
化物がポリシリコン通過トランジスタの裏側酸化物にな
ると共に、記憶キャパシタに対する誘電体としても作用
する。

次に厚い高度にドープされたポリシリコン層を同形にデ
ポジットし、表面の下方（例えば）２ミクロンまでエッ
チバックする。これによって、この厚いポリシリコン層
の残留部２０４が、トレンチの下側部分だけに残り、他
の何処にもない。次に、薄いポリ層をデポジットして、
チャンネル２０８及びビット線２２０を作る。このポリ
は１５００又は２０００人の厚さにデポジットすること
が好ましく、例えば１０１５のごく軽いドーピング・レ
ベルを用いる。このポリ・チャンネル層は厚いポリの上
に直接的にデボジブ１−シて、厚いポリ層とオーミック
接触をする様にすることが好ましい。次に、薄い高品質
の誘電体をこの薄いポリ層の上に成長させ並びに／又は
デポジットし、上側ゲート酸化物２３２を作る。次に、
第２のポリ層を高いドーピングで、（例えば）０．５ミ
クロンの厚さになるまでデポジットする。これによって
、ポリシリコン・トランジスタの上側ゲート２２４が得
られると共に、アレーの１つの相互接続エレメントが出
来る。次に、薄い第１のポリ層の露出部分にイオンの打
込み（又は随意選択によってシリサイド化）をして、そ
の導電度を高める。この為、ポリシリコン・トランジス
タのヂャンネル領域２０８は低い導電度にとどまり、良
好なターンオフ特性を達成するが、この層の他の部分は
シリサイド化並びに／又は打込みにより、良好な相互接
続特性を持つ。

この時点で、セルの製造が完了する。セルが接点を持た
ないことに注意されたい。これが本発明のこういう種類
の実施例の大きな利点である。

アレーを構成する時、この時各々のセルに存在する余分
の選択線を使って、２列のセルを１つのセンス・アンプ
に多重化することが出来る。この発明のこういう種類の
実施例のサンプルが、第４図に示されており、この図で
は、列選択線Ｃ８１およびＣ８２が２対の列のメモリ・
セル（線ＢＬ１、Ｂ１０．ＢＬｌ及び８し２）多重化ト
ランジスタ４０４を介してセンス・アンプ４０２に多重
化する。（各列には多数のメモリ・セル４０６があるが
、図面を見易くする為に、２つしが示してない。）多数
の列のメモリ・セルを１個のセンス・アンプに多重化す
るのが望ましくなることは、メモリ・セルを一層小さな
寸法になる様に倍率を用いる時、更に明白になる。これ
は、アレーをスケーリングする際、センス・アンプのピ
ッチがそれを制限する因子になるからである。何列かの
セルを１個のセンス・アンプに多重化することが望まし
いことは、従来広く認識されているが、これまでは実現
出来なかった。本発明は、各々のセル４０６に２番目の
通過トランジスタ４０８を設けることにより、こういう
ことを可能にした。第４図に示す実施例を特別の利点は
、好ましい配置では、列選択線Ｏ８１及びＣ８２が余分
の面積を消費しないことである。

ことごとく単一メモリ・セルが本発明のメモリ・セルの
考えに従って、２本の選択線を持つことが厳密には必要
でないことに注意されたい。然し、当然ながら、この方
が大いに好ましい。

当業者であれば明らかであるが、本発明は非常に多岐に
わたる変更及び修正を加えることが出来、従って特許請
求の範囲による以外に制約されないことをはっきりと述
べておきたい。

以上の説明に関連して更に下記の項を開示する。

（１）記憶キャパシタと、該記憶キャパシタをビット線
に選択的に接続する様に直列に接続された第１及び第２
の通過トランジスタとを有するダイナミック・ランダム
アクセス・メモリ・セル。

（２）記憶キャパシタと、該記憶キャパシタをビット線
に選択的に接続する通過トランジスタとを有し、該通過
トランジスタのチャンネル領域が前側ゲートおよば後側
ゲートの両方に容量結合され、該前側及び後側ゲートは
何れも導電性であるが互いに接続されておらず、前記前
側及び後側ゲートが前記チャンネル領域の重なり合うが
、横方向に離れた部分に夫々結合されているダイナミッ
ク・ランダムアクセス・メモリ・セル。

（３）第（１）項に記載したダイナミック・ランダムア
クセス・メモリ・セルに於て、前記キャパシタがトレン
チ・キャパシタであるダイナミック・ランタムアクセス
・メモリ・セル。

（４）第（２）項に記載したダイナミック・ランダムア
クセス・メモリ・セルに於て、前記キャパシタがトレン
チ・キャパシタであるダイナミック・ランダムアクセス
・メモリ・セル。

（５）第（１）項に記載したダイナミック・ランダムア
クセス・メモリ・セルに於て、両方の通過トランジスタ
がポリシリコン・チャンネル領域を有するダイナミック
・ランダムアクセス・メモリ・セル。

（６）第（１）項に記載したダイナミック・ランダムア
クセス・メモリ・セルに於て、前記キャパシタがトレン
チ・キャパシタであり、両方の通過トランジスタがポリ
シリコン・チャンネル領域を持っていて、記憶キャパシ
タと同じトレンチ内に配置されているダイナミック・ラ
ンダムアクセス・メモリ・セル。

（７）第（２）項に記載したダイナミック・ランダムア
クセス・メモリ・セルに於て、前記通過トランジスタが
ポリシリコン・チャンネル領域を持つダイナミック・ラ
ンダムアクセス・メモリ・セル。

（８）第（１）項に記載したダイナミック・ランダムア
クセス・メモリ・セルに於て、前記第１の通過トランジ
スタがバルク単結晶絶縁ゲートＦＥＴであるダイナミッ
ク・ランダムアクセス・メモリΦセル。

（９）第（１）項に記載したダイナミック・ランダムア
クセス・メモリ・セルに於て、前記第１及び第２の通過
トランジスタがバルク単結晶絶縁ゲートＦＥＴであるダ
イナミック・ランダムアクセスφメモリφセル。

（１０）第（１）項に記載したダイナミック・ランダム
アクセス・メモリ・セルに於て、前記第１及び第２の通
過トランジスタの両方がバルク単結晶絶縁ゲートＦＥＴ
であるダイナミック・ランダムアクセス・メモリ・セル
。

（１１）第（１）項に記載したダイナミック・ランダム
アクセス・メモリ・セルに於て、前記第１及び第２の通
過トランジスタの内の少なくとも一方がバルク単結晶絶
縁ゲートＦＥＴであり、前記記憶キャパシタがトレンチ
・キャパシタであるダイナミック・ランダムアクセス・
メモリ・セル。

（１２）行及び列に分けて配置された複数個のメモリ・
セルを有し、該メモリ・セルは、記憶キャパシタと、ワ
ード線に接続されたゲートを持つ第１の通過トランジス
タと、列選択線に１妄続されたゲートを持つ第２の通過
１〜ランジスタとを有し・前記第１及び第２の通過Ｉ・
ランジスタが前記記憶キャパシタ及びビット線の間に直
列に介在して配置され、更に、複数個のセンス・アンプ
を有し、各各のセンス・アンプが１対よりも多くのビッ
ト線に接続され、各々のセンス・アンプが多重化トラン
ジスタを持ち、各々の多重化トランジスタが１つのり１
１選択線によって制御されて、各々のセンス・アンプを
ビット線の前記対の内の１つ以下に選択的に接続するダ
イナミック・ランダムアクセス・メモリ。

（１３）行及び列に分けて配置された複数個のメモリ・
セルを有し、該メモリ・セルは、記憶キャパシタと、該
記憶キャパシタをビット線に選択的に接続する通過トラ
ンジスタとを有し、前記通過トランジスタは前側ゲート
及び後側ゲートの両方に容量結合されたチャンネル領域
を持ち、前記前側及び後側ゲートが何れも導電性である
が一緒に接続されておらず、前記前側及び後側ゲートが
前記チャンネル領域の重なり合うが、完全に一致しない
部分に夫々結合されており、前記２つのゲートの内の一
方がワード線に接続され、前記２つのゲートの内の他方
が列選択線に接続され、更に、複数個のセンス・アンプ
を有し、各々のセンス・アンプが１対よりも多くのビッ
ト線に接続され、各各のセンス・アンプが多重化トラン
ジスタを持ち、各々の多重化トランジスタが１つの列選
択線によって制御されて、各々のセンス・アンプをビッ
ト線の前記対の内の１つ以下に選択的に接続するダイナ
ミック・ランダムアクセス・メモリ。

（１４）第（１２）項に記載したダイナミック・ランダ
ムアクセス・メモリに於て、前記メモリ・セルが複数個
のサブアレーに分けて配置されているダイナミック・ラ
ンダムアクセス・メモリ。

（１５）第（１３）項に記載したダイナミック・ランダ
ムアクセス・メモリに於て、前記メモリ・セルが複数個
のサブアレーに分けて配置されているダイナミック・ラ
ンダムアクセス・メモリ。

（１６）第（１２）項に記載したダイナミック・ランダ
ムアクセス・メモリに於て、前記センス・アンプが前記
セルを更新する手段をも有するダイナミック・ランダム
アクセス・メモリ。

（１７）行及び列に分けて配置された複数個のメモリ・
セルを有し、該メモリ・セルは、記憶キャパシタと、セ
グメント選択線に接続されたゲートを持つ第１の通過ト
ランジスタと、ワード線に接続されたゲートを持つ第２
の通過トランジスタとを有し、前記第１及び第２の通過
トランジスタが前記記憶キャパシタ及びビット線の間に
直列に介在して配置され、更に複数個のセンス・アンプ
を有し、各々のセンス・アンプが少なくとも１対のビッ
ト線に接続されているダイナミック・ランダムアクセス
・メモリ。

（１８）行及び列に分けて配置された複数個のメモリ・
セルを有し、該メモリ・セルは、記憶キャパシタと、該
記憶キャパシタをビット線に選択的に接続する通過トラ
ンジスタとを有し、該通過トランジスタは前側ゲート及
び裏側ゲートの両方に容量結合されたチャンネル領域を
持ち、前記前側及び裏側ゲートは何れも導電性であるが
一緒に接続されておらず、前記前側及び裏側ゲートが前
記チャンネル領域の重なり合うが、完全に一致しない部
分に夫々結合されており、前記２つのゲートの内の一方
がワード線に接続され、前記２つのゲートの内の他方が
セグメント選択線に接続され、更に夫々少なくとも１対
のビット線に接続された複数個のセンス・アンプを有す
るダイナミック・ランダムアクセス・メモリ。

【図面の簡単な説明】

第１図は従来のトランジスタ１個のＤ　ＲＡ　Ｍ　ｔル
の等価回路、第２図は本発明のＤＲＡＭセルの等価回路
、第３ａ図はバルク・キャパシタをアドレスする為に普
通のＭＯＳトランジスタを用いる本発明の第１の実施例
を示す略図、第３ｂ図は本発明の第２の実施例を示す略
図で、前側ゲート及びそれとずれているが、部分的に重
なり合う裏側ゲートの両方によってアドレスされる薄い
ポリ・トランジスタによってトレンチ・キャパシタをア
ドレスする様子を示す。第３Ｃ図は本発明の別の実施例
の略図で、トレンチ内にあって直列に接続される２つの
薄いポリシリコン・チャンネル・トランジスタによって
トレンチ・キャパシタがアドレスされる場合を示す。第
３ｄ図は本発明の別の実施例の略図で、直列に誘過の２
つのＭＯＳ　ｔ−ランジスタによってトレンチ・キャパ
シタがアドレスされる場合を示す。第４図は各々のセル
の余分の選択線を用いて２列のセルを１つのセンス・ア
ンプに多重化する様な種類の本発明の実施例を示す回路
図である。主な符号の説明Ｃ５，２０４，５０２，６０２二記憶キャパシタＱ１．
Ｑ２．２０１，３０２，３０４，４０８゜５０４．５０
６，６０４．６０６：通過トランジスタ

Claims

【特許請求の範囲】

　記憶キャパシタと、該記憶キャパシタをビット線に選
択的に接続する様に直列に接続された第１及び第２の通
過トランジスタとを有するダイナミック・ランダムアク
セス・メモリ・セル。