JPH04340765A

JPH04340765A - 強誘電体メモリ

Info

Publication number: JPH04340765A
Application number: JP3113171A
Authority: JP
Inventors: Michiharu Inami; 稲見　道治
Original assignee: Olympus Optical Co Ltd
Current assignee: Olympus Corp
Priority date: 1991-05-17
Filing date: 1991-05-17
Publication date: 1992-11-27

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は強誘電体メモリに関し、
特にダイナミックＲＡＭ等の揮発性メモリに応用される
ものである。

【０００２】

【従来の技術】一般に、例えばＤＲＡＭ（Ｄｙｎａｍｉ
ｃ　　Ｒａｎｄａｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　）
等の揮発性メモリセルの１つのメモリセルは、夫々１個
のトランジスタと１個のキャパシタで構成されている。図１１は、１トランジスタ・１キャパシタで構成された
ＤＲＡＭセルの構成を示す。このＤＲＡＭにおいて、ト
ランジスタ１の電流通路の一端はビット線（ＢＬ）に接
続され、また電流通路の他端はキャパシタ２の一端に接
続されている。また、前記トランジスタ１の制御電極は
ワ−ド線（ＷＬ）に接続されている。

【０００３】前記ＤＲＡＭの動作は、次に述べる通りで
ある。（イ）書き込み動作；前記ワ−ド線に電位を与えて前記
トランジスタ１をオンさせ、１／０に対応した電位をビ
ット線からノ−ドＮに転送し、前記キャパシタ２に電荷
として情報を与える。

【０００４】（ロ）読み込み動作；前記ビット線をプリ
チャ−ジした後、前記ワ−ド線に電位を与え、トランジ
スタ１をオンさせ、電荷を前記ビット線の寄生容量ＣＢ
　とメモリセルのキャパシタ容量ＣＳ　とに再分配させ
ることにより、ビット線電位の変化を検知増幅器（図示
せず）により検知させることにより行われる。

【０００５】このような電荷を読み出すＤＲＡＭにおい
て、ビット線容量とキャパシタ容量との比で電荷のレベ
ルが決定されており、この場合には前記電荷が微小なた
め、ノイズに対して影響を受け易い。また、ＤＲＡＭの
高密度大容量化が進むに連れて、チップ面積の制限上メ
モリセルのキャパシタ面積を小さくしなければならず、
ノイズに対するマ−ジン、ソフトエラ−を起こし得ない
キャパシタの容量の下限が決定される。

【０００６】ところで、キャパシタの容量を大きくする
手段として、第１にキャパシタ酸化膜を薄膜化すること
が考えられる。しかし、一般的に用いられているシリコ
ン酸化薄膜を、例えば１６メガビット、６４メガビット
の集積回路素子に用いるとなると、約８０オングストロ
−ム（８ｎｍ）以下の薄膜を形成する薄膜化技術が必要
となる。

【０００７】また、第２の手段として、キャパシタ形成
に例えばトレンチ構造をとることによりキャパシタ面積
を増大することが考えられる。しかし、トレンチ構造は
製造工程に複雑な処理を必要とする。

【０００８】更に、第３の手段として、ラムトロン社か
らシリコン酸化膜より誘電率の高い材料を使用した強誘
電体膜を用いたＤＲＡＭ用メモリセルが提案されている
（特公平２−３０４７９６号公報）。図１２は、この公
報に示されているメモリセルの断面図を示す。図中の１
１は、ｐ型の半導体基板である。この基板１１表面には
フィ−ルド酸化膜１２が形成されており、このフィ−ル
ド酸化膜１２で囲まれた素子領域にはｎ−　型の拡散領
域からなるソ−ス（Ｓ），ドレイン（Ｄ）領域１３，１
４が形成されている。前記素子領域には、ワ−ド線に連
結される制御ゲ−ト（Ｇ）１５がゲ−ト酸化膜１６を介
して形成されている。前記フィ−ルド酸化膜１２を含む
基板全面には誘電体１７が形成され、前記ソ−ス領域に
対応する誘電体１７が選択的に開口されている。前記ソ
−ス領域１３上には、前記ソ−ス領域１３と直接接する
下部電極１８，強誘電体１９，上部電極２０及びプレ−
ト電極２１が順次形成されている。前記誘電体１７全面
にはＢＰＳＧ膜２２が形成され、前記ドレイン領域１４
に対応するＢＰＳＧ膜２２及び誘電体１７が選択的に除
去して開口部が形成され、その開口部に前記ドレイン領
域１４と接続するビット線２３が形成されている。

【０００９】

【発明が解決しようとする課題】しかしながら、図１２
のメモリセルは、下記に述べる問題点を有する。（１）　ソ−ス領域１３のコンタクトホ−ルに強誘電体
を形成する時に、ソ−ス・ドレイン領域のコンタクトを
同時形成した時は、ドレイン領域のコンタクト部分にも
強誘電体が形成されてしまい、この部分のエッチング用
のマスク及びそれの伴う工程が必要となる。また、ソ−
ス・ドレイン領域のコンタクト形成を別々にすると、ド
レイン領域のコンタクト部分にも強誘電体が形成されな
いですむが、この場合もマスク増及びそれの伴う工程の
増加は避けられない。

【００１０】（２）　メモリキャパシタの容量を決める
主な要因は、ソ−スコンタクトサイズ即ち下部電極１８
の面積である。この下部電極１８の面積は、コンタクト
サイズとソ−ス領域１３のマスク合わせと、コンタクト
とワ−ド線１６のマスク合わせ精度により決まり、微細
化に不向きである。しかるに、上記（１）　，（２）　
はプロセスの工程増加及び使用マスクの増加につながり
、マスクの合わせ精度の高精度化が要求される。

【００１１】（３）　キャパシタの一構成である下部電
極１８がトランジスタのソ−ス領域１３に全面接触する
構成になっているため、ソ−ス領域１３の面積がある程
度大きくなるのを回避できず、ソ−ス領域１３の接合容
量が大きくなる。従って、セルトランジスタの能力に悪
影響を及ぼす。

【００１２】（４）　１層目が下部電極１８，２層目が
上部電極２０，３層目がビット線２３の３層の配線技術
が必要となり、構造が複雑になる。従って、高度な配線
技術と層間絶縁膜技術が必要となり、プロセスレベルに
依存する。

【００１３】本発明は上記事情を鑑みてなされたもので
、従来に比べ、複雑かつ高度なプロセス技術を使用する
ことなく、現状のプロセス技術でメモリセル間のバラツ
キを低減しえ、高精度なトランジスタ，素子の高集積化
が可能な強誘電体メモリを提供することを目的とする。

【００１４】

【課題を解決するための手段】本発明は、１つのトラン
ジスタと１つのキャパシタで構成されかつ強誘電体を用
いたメモリセルを、複数個有した強誘電体メモリにおい
て、半導体基板の素子領域に形成されたソ−ス・ドレイ
ン領域と、前記ソ−ス・ドレイン領域間の素子領域上に
ゲ−ト酸化膜を介して形成された制御ゲ−トと、一部が
前記ソ−ス領域に接続する下部電極と、前記下部電極と
交差するように形成された上部電極と、前記下部電極と
上部電極の交差部分に形成された強誘電体膜と、前記ド
レイン領域に接続するビット線と、前記制御ゲ−トに接
続するワ−ド線とを具備し、前記上部電極とビット線と
が同時に形成される構成になっていることを特徴とする
強誘電体メモリである。

【００１５】

【作用】本発明によれば、以下に列挙する効果を有する
。（１）　マスク合わせずれに対するキャパシタの容量変
化を極力押さえる効果があり、容量のバラツキを低減で
きる。（２）　３層配線技術等高度な技術を使用しなくてすむ
。（３）　従来のように高精度のマスク合わせ技術を要し
ない。（４）　キャパシタの容量は上部，下部電極の加工精度
により決まる。（５）　キャパシタの微細化は上部，下部電極の加工精
度により決まる。

【００１６】

【実施例】以下、本発明の一実施例について図１〜図４
を参照して説明する。但し、図１は強誘電体メモリを構
成するメモリセルの平面図、図２は図１のＸ−Ｘ線に沿
う断面図、図３は図１のＹ−Ｙ線に沿う断面図、図４は
図１のＺ−Ｚ線に沿う断面図である。

【００１７】図中の３１は、ｐ型のＳｉ基板である。こ
の基板３１の表面にはフィ−ルド酸化膜３２が形成され
ており、このフィ−ルド酸化膜３２で囲まれた素子領域
にソ−ス領域３３，ドレイン領域３４が形成されている
。ここで、ソ−ス領域３３，ドレイン領域３４を総称し
てＳＤＧ領域（以下、同様）と呼ぶ。前記ソ−ス・ドレ
イン領域間の素子領域上には、制御ゲ−ト３５がゲ−ト
酸化膜３６を介して形成されている。前記フィ−ルド酸
化膜３２を含む基板全面に層間絶縁膜３７形成され、前
記ソ−ス・ドレイン領域に対応する前記層間絶縁膜３７
にコンタクトホ−ル３８ａ，３８ｂが夫々形成されてい
る。一方のコンタクトホ−ル３８ａには、白金からなる
キャパシタ下部電極３９がその一部がソ−ス領域３３に
接続するように設けられている。ここで、前記下部電極３９は１層目の金属配線に相当す
る。他方のコンタクトホ−ル３８ｂには、ビット線４０
が前記ドレイン領域３４に接続するように設けられてい
る。前記下部電極３９の一部（後記上部電極との交差部
分）上には誘電体膜４１が形成されている。また、前記
層間絶縁膜３７及び強誘電体膜４１上には、キャパシタ
上部電極４２が前記下部電極３９と交差するように形成
されている。ここで、上部電極４２は２層目の金属配線
に相当し、前記ビット線４０と同時に形成される。なお
、上記ソ−ス領域３３，ドレイン領域３４及び制御ゲ−
ト３５により電界効果トランジスタが構成され、上記下
部電極３９，誘電体膜４１及び上部電極４２によりキャ
パシタが構成されている。

【００１８】こうしたメモリセルによれば、上部電極４
２と下部電極３９を互いに交差するように形成し、これ
らの交差部分に強誘電体膜４１を形成するとともに、下
部電極３９を１層目の金属配線として，かつ上部電極４
２とビット線４０を２層目の金属配線として形成した構
成にすることにより、以下に列挙する効果を有する。（１）　マスク合わせずれに対するキャパシタの容量変
化を極力押さえる効果があり、容量のバラツキを低減で
きる。（２）　従来のような高度な３層配線技術を使用するこ
となく、２層配線技術ですむ。（３）　従来のように高精度のマスク合わせ技術を要し
ない。（４）　キャパシタの容量，微細化を上部電極４２，下
部電極３９の加工精度により決目ることができる。

【００１９】図５，図６及び図７は、図１のメモリセル
を用いたセルアレイの一例を示す。ここで、図５はメモ
リセルの平面図、図６は図５のＸ−Ｘ線に沿う断面図、
図７は図６のＹ−Ｙ線に沿う断面図である。但し、図１
〜図４と同部材は同符号を付して説明を省略する。図中
の５１ａ，５１ｂは下部電極、５２はコンタクトホ−ル
、５３はＳＤＧ領域を示す。前記下部電極５１ａ，５１
ｂは、セルアレイの端で独立又は共通になっている。こ
の例においても、配線については、同時形成のビット線
とキャパシタ電極とセルプレ−トの２層配線である。な
お、上記セルアレイにおいては、トランジスタの制御ゲ
−ト３５はセルアレイ中で長くつながっている。また、
ビット線の１つのコンタクトには２つのセルのドレイン
領域がつながっている。図８は、図１のメモリセルを用
いたセルアレイの他の例で、ビット線２本に１本のセル
プレ−トの場合であり、下部電極５１ａ，５１ｂはセル
アレイの端で独立または共通になっている。この例にお
いても、配線については、同時形成のビット線とキャパ
シタ電極とセルプレ−トの２層配線である。

【００２０】図９及び図１０はメモリの配線方法の一例
を示す。但し、図９はメモリの概略平面図、図１０は図
９のパッド部の断面図を示す。図中の９１は外部と信号
をやりとりするパッドで下部電極と同時に形成され、９
２は周辺の配線である。こうした構成にすることにより
、周辺回路配線は層間絶縁膜で覆われ、改めて配線を覆
う必要がない。

【００２１】

【発明の効果】以上詳述した如く本発明によれば、従来
に比べ、複雑かつ高度なプロセス技術を使用することな
く、現状のプロセス技術でメモリセル間のバラツキを低
減しえ、高精度なトランジスタが得られ、素子の高集積
化が可能な強誘電体メモリを提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る強誘電体メモリを構成
するメモリセルの平面図。

【図２】図１のＸ−Ｘ線に沿う断面図。

【図３】図１のＹ−Ｙ線に沿う断面図。

【図４】図１のＺ−Ｚ線に沿う断面図。

【図５】図１のメモリセルを用いたセルアレイの平面図
。

【図６】図６のＸ−Ｘ線に沿う断面図。

【図７】図１のＹ−Ｙ線に沿う断面図。

【図８】図１のメモリセルを用いた他のセルアレイの平
面図。

【図９】メモリの配線方法の一例の説明図。

【図１０】図９のパッド部の断面図。

【図１１】１トランジスタ・１キャパシタで構成された
ＤＲＡＭセルの構成を示す図。

【図１２】従来のメモリセルの断面図。

【符号の説明】

３１…ｐ型のＳｉ基板、３２…フィ−ルド酸化膜、３３
…ソ−ス領域、３４…ドレイン領域、３６…制御ゲ−ト
、３７…層間絶縁膜、３８ａ，３８ｂ…コンタクトホ−
ル、３９…ビット線、４０…下部電極、４２…強誘電体
膜、４３…上部電極。

Claims

【特許請求の範囲】

【請求項１】　　１つのトランジスタと１つのキャパシ
タで構成されかつ強誘電体を用いたメモリセルを、複数
個有した強誘電体メモリにおいて、半導体基板の素子領
域に形成されたソ−ス・ドレイン領域と、前記ソ−ス・
ドレイン領域間の素子領域上にゲ−ト酸化膜を介して形
成された制御ゲ−トと、一部が前記ソ−ス領域に接続す
る下部電極と、前記下部電極と交差するように形成され
た上部電極と、前記下部電極と上部電極の交差部分に形
成された強誘電体膜と、前記ドレイン領域に接続するビ
ット線と、前記制御ゲ−トに接続するワ−ド線とを具備
し、前記上部電極とビット線とが同時に形成される構成
になっていることを特徴とする強誘電体メモリ。