JPH0982904A - ダイナミック型メモリ及びその製造方法 - Google Patents
ダイナミック型メモリ及びその製造方法Info
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- JPH0982904A JPH0982904A JP7235362A JP23536295A JPH0982904A JP H0982904 A JPH0982904 A JP H0982904A JP 7235362 A JP7235362 A JP 7235362A JP 23536295 A JP23536295 A JP 23536295A JP H0982904 A JPH0982904 A JP H0982904A
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Abstract
(57)【要約】
【課題】単位セル当りの面積を縮小化し得ると共にビッ
ト線コンタクト不良に起因する不良を減少させ得るＤＲ
ＡＭを提供する。 【解決手段】半導体基板１０上に形成されたＭＯＳトラ
ンジスタ用の活性領域と、チャネル領域上にゲート絶縁
膜２０を介して形成されたゲート電極部Ｇを有するワー
ド線ＷＬと、ドレイン領域にコンタクトするように形成
された第１のビット線ＢＬと、第１のビット線上および
ワード線上に層間絶縁膜２１、２２を介して形成され、
ソース領域にコンタクトするように形成されたキャパシ
タ電極６と、キャパシタ電極上にキャパシタ絶縁膜２４
を介して形成され、キャパシタ電極とほぼ同じ平面形状
を有するキャパシタプレート電極８と、キャパシタプレ
ート電極の上表面に接触して形成され、第１のビット線
に対して相補対をなす第２のビット線／ＢＬとを具備し
ている。
ト線コンタクト不良に起因する不良を減少させ得るＤＲ
ＡＭを提供する。 【解決手段】半導体基板１０上に形成されたＭＯＳトラ
ンジスタ用の活性領域と、チャネル領域上にゲート絶縁
膜２０を介して形成されたゲート電極部Ｇを有するワー
ド線ＷＬと、ドレイン領域にコンタクトするように形成
された第１のビット線ＢＬと、第１のビット線上および
ワード線上に層間絶縁膜２１、２２を介して形成され、
ソース領域にコンタクトするように形成されたキャパシ
タ電極６と、キャパシタ電極上にキャパシタ絶縁膜２４
を介して形成され、キャパシタ電極とほぼ同じ平面形状
を有するキャパシタプレート電極８と、キャパシタプレ
ート電極の上表面に接触して形成され、第１のビット線
に対して相補対をなす第２のビット線／ＢＬとを具備し
ている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置お
よびその製造方法、特にダイナミック型メモリにおける
ビット線プレート型メモリセル（ＢＩＰセル）の構造お
よびその形成方法に関する。
よびその製造方法、特にダイナミック型メモリにおける
ビット線プレート型メモリセル（ＢＩＰセル）の構造お
よびその形成方法に関する。
【０００２】
【従来の技術】図８は、ダイナミック型ランダムアクセ
スメモリ（ＤＲＡＭ）の１トランジスタ・１キャパシタ
型のメモリセル（ＤＲＡＭセル）の等価回路を示してい
る。図８において、Ｔｒは電荷転送ゲート用のＮチャネ
ル型ＭＯＳトランジスタ、Ｃｓは電荷蓄積用のキャパシ
タである。上記トランジスタＴｒのドレインはビット線
ＢＬに接続され、そのゲートはワード線ＷＬに接続さ
れ、そのソースはキャパシタＣｓの一端に接続され、キ
ャパシタＣｓの他端（プレート電極）は通常は所定の電
圧ＶPLに固定される。
スメモリ（ＤＲＡＭ）の１トランジスタ・１キャパシタ
型のメモリセル（ＤＲＡＭセル）の等価回路を示してい
る。図８において、Ｔｒは電荷転送ゲート用のＮチャネ
ル型ＭＯＳトランジスタ、Ｃｓは電荷蓄積用のキャパシ
タである。上記トランジスタＴｒのドレインはビット線
ＢＬに接続され、そのゲートはワード線ＷＬに接続さ
れ、そのソースはキャパシタＣｓの一端に接続され、キ
ャパシタＣｓの他端（プレート電極）は通常は所定の電
圧ＶPLに固定される。
【０００３】上記ＤＲＡＭセルに対する書込みに際して
は、ワード線ＷＬに電圧を一定期間印加し、その間にト
ランジスタＴｒをオンさせることにより、ビット線ＢＬ
からの電荷をキャパシタＣｓ内に蓄積させる。また、上
記ＤＲＡＭセルに対する読み出しに際しては、ワード線
ＷＬに電圧を一定期間印加し、その間にトランジスタＴ
ｒをオンさせることにより、キャパシタＣｓの蓄積電荷
をビット線ＢＬへ放出させる。
は、ワード線ＷＬに電圧を一定期間印加し、その間にト
ランジスタＴｒをオンさせることにより、ビット線ＢＬ
からの電荷をキャパシタＣｓ内に蓄積させる。また、上
記ＤＲＡＭセルに対する読み出しに際しては、ワード線
ＷＬに電圧を一定期間印加し、その間にトランジスタＴ
ｒをオンさせることにより、キャパシタＣｓの蓄積電荷
をビット線ＢＬへ放出させる。
【０００４】このようなＤＲＡＭセルの読み出し方式
は、セルキャパシタＣｓの一端側の電荷しか利用してい
ない。これに対して、セルデータの読み出しに際してセ
ルキャパシタＣｓの両端の電荷を有効に利用する方式が
提案されており、その一例としてビット線プレート型メ
モリセル（以後、ＢＩＰセルと記す）を用いた方式を説
明する。
は、セルキャパシタＣｓの一端側の電荷しか利用してい
ない。これに対して、セルデータの読み出しに際してセ
ルキャパシタＣｓの両端の電荷を有効に利用する方式が
提案されており、その一例としてビット線プレート型メ
モリセル（以後、ＢＩＰセルと記す）を用いた方式を説
明する。
【０００５】ＢＩＰセルは、図９中に示すように１トラ
ンジスタ・１キャパシタ型のＤＲＡＭセルが相補的なビ
ット線対間に接続される、つまり、トランジスタＴｒの
一端が一方のビット線ＢＬあるいは／ＢＬに接続され、
キャパシタＣｓの一端が上記ビット線に対して相補対を
なす他方のビット線／ＢＬあるいはＢＬに接続されるも
のであり、L.Arzubi, W.D.Loehlein, IBM Technical Di
sclosure Bulltein, vol 23, Nov. 1980, pp2331-2332
に開示されている。
ンジスタ・１キャパシタ型のＤＲＡＭセルが相補的なビ
ット線対間に接続される、つまり、トランジスタＴｒの
一端が一方のビット線ＢＬあるいは／ＢＬに接続され、
キャパシタＣｓの一端が上記ビット線に対して相補対を
なす他方のビット線／ＢＬあるいはＢＬに接続されるも
のであり、L.Arzubi, W.D.Loehlein, IBM Technical Di
sclosure Bulltein, vol 23, Nov. 1980, pp2331-2332
に開示されている。
【０００６】図９では、上記ＢＩＰセルのアレイを用い
たＤＲＡＭにおけるセルアレイの一部およびそれに対応
して接続されている周辺回路の一部を示している。ここ
で、ＭＣはそれぞれＢＩＰセル、ＷＬはそれぞれワード
線、ＢＬおよび／ＢＬはビット線対、ＶBLはビット線プ
リチャージ電圧、／ＥＱＬはビット線プリチャージ信
号、ＰＲはビット線プリチャージ回路、ＳＡはセンスア
ンプ、ＣＳＬはカラム選択信号、ＣＱはカラムスイッ
チ、ＤＱおよび／ＤＱは複数のカラムに共通に接続され
ているデータ線対である。上記センスアンプは、例えば
ＰＭＯＳセンスアンプとＮＭＯＳセンスアンプとからな
るラッチ型センスアンプが用いられており、ＳＡＰはＰ
ＭＯＳセンスアンプ駆動制御信号、／ＳＡＮはＮＭＯＳ
センスアンプ駆動制御信号である。
たＤＲＡＭにおけるセルアレイの一部およびそれに対応
して接続されている周辺回路の一部を示している。ここ
で、ＭＣはそれぞれＢＩＰセル、ＷＬはそれぞれワード
線、ＢＬおよび／ＢＬはビット線対、ＶBLはビット線プ
リチャージ電圧、／ＥＱＬはビット線プリチャージ信
号、ＰＲはビット線プリチャージ回路、ＳＡはセンスア
ンプ、ＣＳＬはカラム選択信号、ＣＱはカラムスイッ
チ、ＤＱおよび／ＤＱは複数のカラムに共通に接続され
ているデータ線対である。上記センスアンプは、例えば
ＰＭＯＳセンスアンプとＮＭＯＳセンスアンプとからな
るラッチ型センスアンプが用いられており、ＳＡＰはＰ
ＭＯＳセンスアンプ駆動制御信号、／ＳＡＮはＮＭＯＳ
センスアンプ駆動制御信号である。
【０００７】図１０（ａ）、（ｂ）はそれぞれ対応して
ＢＩＰセルの“１”データおよび“０”データの読み出
し動作の一例についてシミュレーションの結果を示すタ
イミング波形図である。ここでは、セルキャパシタＣｓ
の容量値が１０ｆＦ、ビット線ＢＬ、／ＢＬの各容量値
ＣBLが２００ｆＦであるものと想定しており、セルの記
憶ノード（トランジスタＴｒとキャパシタＣｓとの接続
点）の電圧をＶc で表わしている。
ＢＩＰセルの“１”データおよび“０”データの読み出
し動作の一例についてシミュレーションの結果を示すタ
イミング波形図である。ここでは、セルキャパシタＣｓ
の容量値が１０ｆＦ、ビット線ＢＬ、／ＢＬの各容量値
ＣBLが２００ｆＦであるものと想定しており、セルの記
憶ノード（トランジスタＴｒとキャパシタＣｓとの接続
点）の電圧をＶc で表わしている。
【０００８】次に、図９および図１０を参照しながら、
ＢＩＰセルの読み出し動作の一例について簡単に説明す
る。ビット線対ＢＬ、／ＢＬがプリチャージ回路ＰＲに
より電圧ＶBLに設定された後、選択されたワード線ＷＬ
の電圧が立ち上がると、それに接続されているセルのト
ランジスタＴｒがオンになり、このトランジスタＴｒを
介してセルの記憶ノードＮと一方のビット線（ＢＬある
いは／ＢＬ）とが接続され、セルの記憶データに応じて
上記一方のビット線（ＢＬあるいは／ＢＬ）の電位が変
化する。
ＢＩＰセルの読み出し動作の一例について簡単に説明す
る。ビット線対ＢＬ、／ＢＬがプリチャージ回路ＰＲに
より電圧ＶBLに設定された後、選択されたワード線ＷＬ
の電圧が立ち上がると、それに接続されているセルのト
ランジスタＴｒがオンになり、このトランジスタＴｒを
介してセルの記憶ノードＮと一方のビット線（ＢＬある
いは／ＢＬ）とが接続され、セルの記憶データに応じて
上記一方のビット線（ＢＬあるいは／ＢＬ）の電位が変
化する。
【０００９】この場合、セルの記憶ノードＮはセルキャ
パシタＣｓを介して他方のビット線（／ＢＬあるいはＢ
Ｌ）に結合しているので、上記他方のビット線（／ＢＬ
あるいはＢＬ）は前記一方のビット線（ＢＬあるいは／
ＢＬ）とは逆方向に電位が変化する。
パシタＣｓを介して他方のビット線（／ＢＬあるいはＢ
Ｌ）に結合しているので、上記他方のビット線（／ＢＬ
あるいはＢＬ）は前記一方のビット線（ＢＬあるいは／
ＢＬ）とは逆方向に電位が変化する。
【００１０】このようにＢＩＰセルのデータに応じてビ
ット線対ＢＬ、／ＢＬ間に生じた電位差はセンスアンプ
ＳＡにより差動増幅されてラッチされ、さらに、選択さ
れたカラム選択スイッチＣＱを経てデータ線対ＤＱ、／
ＤＱに読み出される。
ット線対ＢＬ、／ＢＬ間に生じた電位差はセンスアンプ
ＳＡにより差動増幅されてラッチされ、さらに、選択さ
れたカラム選択スイッチＣＱを経てデータ線対ＤＱ、／
ＤＱに読み出される。
【００１１】なお、上記動作において、ビット線対Ｂ
Ｌ、／ＢＬ間に生じる電位差である信号電圧Ｖsig(BIP)
は、セルの記憶ノードＮにデータとして充電されていた
電圧Ｖc に依存して次式（１）に示すようになり、この
値が大きければ大きいほどＤＲＡＭの動作が安定する。
Ｌ、／ＢＬ間に生じる電位差である信号電圧Ｖsig(BIP)
は、セルの記憶ノードＮにデータとして充電されていた
電圧Ｖc に依存して次式（１）に示すようになり、この
値が大きければ大きいほどＤＲＡＭの動作が安定する。
【００１２】 Ｖsig(BIP)＝（Ｖc −ＶBL）2 ・Ｃｓ／（ＣBL＋２・Ｃｓ） ……（１） このようなＢＩＰセルのデータの読み出しに際してセル
キャパシタＣｓの両端の電荷を有効に利用することによ
り、セルキャパシタＣｓの一端側であるプレート電極の
電圧を固定する方式のＤＲＡＭと比べて、Ｖsig(BIP)は
２倍程度大きく得られることが知られている。
キャパシタＣｓの両端の電荷を有効に利用することによ
り、セルキャパシタＣｓの一端側であるプレート電極の
電圧を固定する方式のＤＲＡＭと比べて、Ｖsig(BIP)は
２倍程度大きく得られることが知られている。
【００１３】また、上記したようなＢＩＰセルのデータ
の読み出しに際して、センスアンプＳＡが動作してセル
データが読み出された後にビット線対ＢＬ、／ＢＬの電
圧が再びプリチャージ回路ＰＲにより電圧ＶBLに初期化
される時、セルの記憶ノードＮにデータとして蓄積され
ていた電圧Ｖc がセルキャパシタＣｓに接続されている
ビット線対（ＢＬあるいは／ＢＬ）との電荷結合により
増幅される。
の読み出しに際して、センスアンプＳＡが動作してセル
データが読み出された後にビット線対ＢＬ、／ＢＬの電
圧が再びプリチャージ回路ＰＲにより電圧ＶBLに初期化
される時、セルの記憶ノードＮにデータとして蓄積され
ていた電圧Ｖc がセルキャパシタＣｓに接続されている
ビット線対（ＢＬあるいは／ＢＬ）との電荷結合により
増幅される。
【００１４】この効果により、セルデータの次回の読み
出しに際してＢＩＰセルからビット線に放出される電荷
量を増加させる、つまり、前式（１）に示した信号電圧
Ｖsig(BIP)を増加させることができ、ＤＲＡＭの安定動
作が得られる。
出しに際してＢＩＰセルからビット線に放出される電荷
量を増加させる、つまり、前式（１）に示した信号電圧
Ｖsig(BIP)を増加させることができ、ＤＲＡＭの安定動
作が得られる。
【００１５】また、ワード線電圧を昇圧しなくても、セ
ルトランジスタＴｒの閾値分の低下を伴うことなくセル
の記憶ノードにデータを書き込むことが可能になるの
で、セルトランジスタＴｒのゲート絶縁膜の耐圧特性の
劣化を抑制したり、上記ゲート絶縁膜の薄膜化が可能に
なる。
ルトランジスタＴｒの閾値分の低下を伴うことなくセル
の記憶ノードにデータを書き込むことが可能になるの
で、セルトランジスタＴｒのゲート絶縁膜の耐圧特性の
劣化を抑制したり、上記ゲート絶縁膜の薄膜化が可能に
なる。
【００１６】ところで、前記した文献（ IBM Technical
Disclosure Bulltein, vol 23, Nov. 1980, pp2331-23
32）においては、６４Ｋ（キロ）ＤＲＡＭをベースにし
たＢＩＰセルのセル構造が開示されており、これを近年
のＧ（ギガ）ビット級のＭＯＳ型ＤＲＡＭセルをベース
にしたＢＩＰセルにそのまま適用するのは以下に述べる
ような問題がある。
Disclosure Bulltein, vol 23, Nov. 1980, pp2331-23
32）においては、６４Ｋ（キロ）ＤＲＡＭをベースにし
たＢＩＰセルのセル構造が開示されており、これを近年
のＧ（ギガ）ビット級のＭＯＳ型ＤＲＡＭセルをベース
にしたＢＩＰセルにそのまま適用するのは以下に述べる
ような問題がある。
【００１７】図１１は、従来のＢＩＰセルのセル構造を
採用して大容量のＤＲＡＭを実現する際に、ＢＩＰセル
のセルキャパシタよりも先にビット線を作り込むビット
線先作り型ＤＲＡＭセルを採用した場合に考えられるメ
モリセルアレイの一部（４行×２列分）の平面パターン
の一部を概略的に示している。
採用して大容量のＤＲＡＭを実現する際に、ＢＩＰセル
のセルキャパシタよりも先にビット線を作り込むビット
線先作り型ＤＲＡＭセルを採用した場合に考えられるメ
モリセルアレイの一部（４行×２列分）の平面パターン
の一部を概略的に示している。
【００１８】図１２（ａ）、（ｂ）は、それぞれ対応し
て図１１中のＡ−Ａ線に沿うＳＤＧ領域を含む断面構
造、Ｂ−Ｂ線に沿うセルキャパシタを含む断面構造を概
略的に示している。また、図１２（ｃ）は図１１の等価
回路を示している。
て図１１中のＡ−Ａ線に沿うＳＤＧ領域を含む断面構
造、Ｂ−Ｂ線に沿うセルキャパシタを含む断面構造を概
略的に示している。また、図１２（ｃ）は図１１の等価
回路を示している。
【００１９】図１１及び図１２（ａ）乃至（ｃ）におい
て、半導体基板（例えばシリコン基板）の表層部あるい
は半導体層上に形成された複数個の素子領域（活性化領
域）ＳＤＧは、それぞれワード線形成方向およびこれに
直交するビット線形成方向に対して斜めに交差する一方
向に所定の長さおよび幅Ｆを持ち、半導体基板の表層部
に平面的にみて行列状の配置で形成されている。この場
合、素子領域ＳＤＧの長さ方向に直交する方向における
素子領域間隔は素子領域の幅Ｆに等しい。
て、半導体基板（例えばシリコン基板）の表層部あるい
は半導体層上に形成された複数個の素子領域（活性化領
域）ＳＤＧは、それぞれワード線形成方向およびこれに
直交するビット線形成方向に対して斜めに交差する一方
向に所定の長さおよび幅Ｆを持ち、半導体基板の表層部
に平面的にみて行列状の配置で形成されている。この場
合、素子領域ＳＤＧの長さ方向に直交する方向における
素子領域間隔は素子領域の幅Ｆに等しい。
【００２０】上記各素子領域ＳＤＧは、中央部から一端
側の領域に１個のＢＩＰセルのＭＯＳトランジスタＴｒ
用の第１のドレイン・チャネル・ソース領域が形成され
ており、上記中央部から他端側の領域に別の１個のＢＩ
ＰセルのＭＯＳトランジスタＴｒ用の第２のドレイン・
チャネル・ソース領域が形成されており、上記中央部は
上記２個のＭＯＳトランジスタに共通のドレイン領域と
なっている。
側の領域に１個のＢＩＰセルのＭＯＳトランジスタＴｒ
用の第１のドレイン・チャネル・ソース領域が形成され
ており、上記中央部から他端側の領域に別の１個のＢＩ
ＰセルのＭＯＳトランジスタＴｒ用の第２のドレイン・
チャネル・ソース領域が形成されており、上記中央部は
上記２個のＭＯＳトランジスタに共通のドレイン領域と
なっている。
【００２１】そして、同一行の複数個のＭＯＳトランジ
スタの各中央部（チャネル領域）上にゲート絶縁膜２０
を介して、かつ、上記各中央部上を通るように幅Ｆを持
つワード線ＷＬ（図１２（ａ）中、ＭＯＳトランジスタ
のゲート電極部を記号Ｇで示す）が形成されている。こ
の場合、ワード線ＷＬ群は、等間隔Ｆで平行に形成され
ている。
スタの各中央部（チャネル領域）上にゲート絶縁膜２０
を介して、かつ、上記各中央部上を通るように幅Ｆを持
つワード線ＷＬ（図１２（ａ）中、ＭＯＳトランジスタ
のゲート電極部を記号Ｇで示す）が形成されている。こ
の場合、ワード線ＷＬ群は、等間隔Ｆで平行に形成され
ている。
【００２２】上記ワード線ＷＬ群上に第１層間絶縁膜２
１を介してワード線ＷＬ群の形成方向とは直交する方向
にそれぞれ幅Ｆを持つ下層側のビット線（ＢＬあるいは
／ＢＬ）群が形成されており、各ビット線ＢＬはそれぞ
れ同一列の複数個の素子領域ＳＤＧの各中央部の不純物
拡散領域（ドレイン領域）２３にコンタクトするように
形成されている。この場合、１つのビット線コンタクト
部ＢＣに対して２個のＢＩＰセルが接続されておる。
１を介してワード線ＷＬ群の形成方向とは直交する方向
にそれぞれ幅Ｆを持つ下層側のビット線（ＢＬあるいは
／ＢＬ）群が形成されており、各ビット線ＢＬはそれぞ
れ同一列の複数個の素子領域ＳＤＧの各中央部の不純物
拡散領域（ドレイン領域）２３にコンタクトするように
形成されている。この場合、１つのビット線コンタクト
部ＢＣに対して２個のＢＩＰセルが接続されておる。
【００２３】さらに、前記素子領域ＳＤＧの両端部に
は、ＢＩＰセル毎にスタック構造のセルキャパシタＣｓ
の電荷蓄積部（キャパシタ電極６、セルの記憶ノード）
が接続されており、このキャパシタ電極６はＢＩＰセル
のゲート電極Ｇの上方を覆うように形成されている。
は、ＢＩＰセル毎にスタック構造のセルキャパシタＣｓ
の電荷蓄積部（キャパシタ電極６、セルの記憶ノード）
が接続されており、このキャパシタ電極６はＢＩＰセル
のゲート電極Ｇの上方を覆うように形成されている。
【００２４】即ち、上記下層側のビット線ＢＬ群上には
第２層間絶縁膜２２が形成されており、この第２層間絶
縁膜２２には前記セルトランジスタの一端側の不純物拡
散領域（ソース領域）２３上に対応してコンタクトホー
ルが開孔されている。そして、上記コンタクトホールに
導電性プラグが埋め込まれるとともに前記第２層間絶縁
膜２２上に導電膜が形成された後に上記導電膜がＢＩＰ
セルのゲート電極上方を覆うように所定の方形にパター
ニングされてキャパシタ電極６となっている。
第２層間絶縁膜２２が形成されており、この第２層間絶
縁膜２２には前記セルトランジスタの一端側の不純物拡
散領域（ソース領域）２３上に対応してコンタクトホー
ルが開孔されている。そして、上記コンタクトホールに
導電性プラグが埋め込まれるとともに前記第２層間絶縁
膜２２上に導電膜が形成された後に上記導電膜がＢＩＰ
セルのゲート電極上方を覆うように所定の方形にパター
ニングされてキャパシタ電極６となっている。
【００２５】そして、上記キャパシタ電極６上にキャパ
シタ絶縁膜２４を介して、かつ、前記ワード線ＷＬ群の
形成方向に直交する方向に、つまり、下層側のビット線
に平行な方向にキャパシタプレート電極兼用の上層側の
ビット線（／ＢＬあるいはＢＬ）群が形成されている。
シタ絶縁膜２４を介して、かつ、前記ワード線ＷＬ群の
形成方向に直交する方向に、つまり、下層側のビット線
に平行な方向にキャパシタプレート電極兼用の上層側の
ビット線（／ＢＬあるいはＢＬ）群が形成されている。
【００２６】なお、図１１中、上層側のビット線／ＢＬ
相互間の距離Ｌｓは、製造プロセスにおけるフォト・リ
ソグラフィ工程の精度で決まる最小加工間隔である。と
ころで、上記したようなＢＩＰセルのアレイを形成する
際、製造プロセスのばらつき（ゆらぎ）により前記電荷
蓄積部（キャパシタ電極）と上層側のビット線とのパタ
ーン合わせにずれが生じることがある。もし、上記パタ
ーン合わせのずれにより、図１３に示すように、キャパ
シタ電極６の一部が露出すると、その露出面積分だけセ
ルキャパシタの容量値が減少してしまう。そこで、キャ
パシタ電極６とキャパシタプレート電極／ＢＬとのパタ
ーン合わせ余裕Ｌａを十分に持たせる必要があり、その
分だけ素子の微細化上が妨げられるので、ＤＲＡＭの一
層の高集積化に際して不利が生じる。
相互間の距離Ｌｓは、製造プロセスにおけるフォト・リ
ソグラフィ工程の精度で決まる最小加工間隔である。と
ころで、上記したようなＢＩＰセルのアレイを形成する
際、製造プロセスのばらつき（ゆらぎ）により前記電荷
蓄積部（キャパシタ電極）と上層側のビット線とのパタ
ーン合わせにずれが生じることがある。もし、上記パタ
ーン合わせのずれにより、図１３に示すように、キャパ
シタ電極６の一部が露出すると、その露出面積分だけセ
ルキャパシタの容量値が減少してしまう。そこで、キャ
パシタ電極６とキャパシタプレート電極／ＢＬとのパタ
ーン合わせ余裕Ｌａを十分に持たせる必要があり、その
分だけ素子の微細化上が妨げられるので、ＤＲＡＭの一
層の高集積化に際して不利が生じる。
【００２７】
【発明が解決しようとする課題】本発明は上記の問題点
を解決すべくなされたもので、ＢＩＰセルのキャパシタ
電極と上層側のビット電極とのパターン合わせにずれが
生じた場合でも、セルキャパシタの容量値が一定のまま
であり、上記パターン合わせの余裕を持たせる必要がな
くなり、セルキャパシタの高集積化が可能になり、単位
セル当りの面積を縮小化し得るダイナミック型メモリ及
びその製造方法を提供することを目的とする。
を解決すべくなされたもので、ＢＩＰセルのキャパシタ
電極と上層側のビット電極とのパターン合わせにずれが
生じた場合でも、セルキャパシタの容量値が一定のまま
であり、上記パターン合わせの余裕を持たせる必要がな
くなり、セルキャパシタの高集積化が可能になり、単位
セル当りの面積を縮小化し得るダイナミック型メモリ及
びその製造方法を提供することを目的とする。
【００２８】
【課題を解決するための手段】本発明のダイナミック型
メモリは、半導体基板の表層部あるいは半導体層におい
て平面的にみてワード線形成方向およびこれに直交する
ビット線形成方向に対して斜め方向に形成され、ＭＯＳ
トランジスタを構成するドレイン・チャネル・ソース領
域が直線状に形成された活性領域と、上記ＭＯＳトラン
ジスタのドレイン領域にコンタクトするように形成され
た第１のビット線と、上記ＭＯＳトランジスタのチャネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
部を有するワード線と、前記ＭＯＳトランジスタのソー
ス領域にコンタクトするように形成され、上記第１のビ
ット線上および上記ワード線上に層間絶縁膜を介し、か
つ、所定のパターンを有するように形成されたキャパシ
タ電極と、このキャパシタ電極上にキャパシタ絶縁膜を
介して形成され、上記キャパシタ電極とほぼ同じ平面形
状を有するキャパシタプレート電極と、上記キャパシタ
プレート電極の上表面に接触して形成され、前記第１の
ビット線に対して相補対をなす第２のビット線とを具備
することを特徴とする。
メモリは、半導体基板の表層部あるいは半導体層におい
て平面的にみてワード線形成方向およびこれに直交する
ビット線形成方向に対して斜め方向に形成され、ＭＯＳ
トランジスタを構成するドレイン・チャネル・ソース領
域が直線状に形成された活性領域と、上記ＭＯＳトラン
ジスタのドレイン領域にコンタクトするように形成され
た第１のビット線と、上記ＭＯＳトランジスタのチャネ
ル領域上にゲート絶縁膜を介して形成されたゲート電極
部を有するワード線と、前記ＭＯＳトランジスタのソー
ス領域にコンタクトするように形成され、上記第１のビ
ット線上および上記ワード線上に層間絶縁膜を介し、か
つ、所定のパターンを有するように形成されたキャパシ
タ電極と、このキャパシタ電極上にキャパシタ絶縁膜を
介して形成され、上記キャパシタ電極とほぼ同じ平面形
状を有するキャパシタプレート電極と、上記キャパシタ
プレート電極の上表面に接触して形成され、前記第１の
ビット線に対して相補対をなす第２のビット線とを具備
することを特徴とする。
【００２９】また、本発明のダイナミック型メモリは、
半導体基板の表層部あるいは半導体層において平面的に
みてワード線形成方向およびこれに直交するビット線形
成方向に対して斜めに交差する方向に形成され、それぞ
れＭＯＳトランジスタを構成する２個のドレイン・チャ
ネル・ソース領域が直線状に形成され、中央部に共通の
ドレイン領域を有する活性領域と、上記活性領域の複数
個が行列状の配置で形成されたセルアレイ領域と、前記
セルアレイ領域のそれぞれ同一行の複数個の活性領域に
おける各ＭＯＳトランジスタのチャネル領域上にゲート
絶縁膜を介して形成されたゲート電極部を有し、互いに
平行な方向に形成された複数本のワード線と、上記セル
アレイ領域のそれぞれ同一列の複数個の活性領域におけ
る共通のドレイン領域にコンタクトするように形成さ
れ、互いに平行な方向に形成された複数本の第１のビッ
ト線と、上記第１のビット線上および上記ワード線上に
形成された層間絶縁膜と、上記層間絶縁膜の前記ソース
領域上に対応する部分に開孔されたコンタクトホール内
に埋め込まれ、上記ソース領域にコンタクトした導電性
プラグと、上記導電性プラグに電気的に連なり、前記層
間絶縁膜上で所定のパターンを有するように形成された
キャパシタ電極と、上記キャパシタ電極上にキャパシタ
絶縁膜を介して形成され、上記キャパシタ電極とほぼ同
じ平面形状を有するキャパシタプレート電極と、それぞ
れ前記セルアレイ領域の同一列の複数個のキャパシタプ
レート電極の上表面に接触し、前記第１のビット線に対
して平行な方向に形成され、それぞれ互いに平行な方向
に形成された第２のビット線とを具備することを特徴と
する。
半導体基板の表層部あるいは半導体層において平面的に
みてワード線形成方向およびこれに直交するビット線形
成方向に対して斜めに交差する方向に形成され、それぞ
れＭＯＳトランジスタを構成する２個のドレイン・チャ
ネル・ソース領域が直線状に形成され、中央部に共通の
ドレイン領域を有する活性領域と、上記活性領域の複数
個が行列状の配置で形成されたセルアレイ領域と、前記
セルアレイ領域のそれぞれ同一行の複数個の活性領域に
おける各ＭＯＳトランジスタのチャネル領域上にゲート
絶縁膜を介して形成されたゲート電極部を有し、互いに
平行な方向に形成された複数本のワード線と、上記セル
アレイ領域のそれぞれ同一列の複数個の活性領域におけ
る共通のドレイン領域にコンタクトするように形成さ
れ、互いに平行な方向に形成された複数本の第１のビッ
ト線と、上記第１のビット線上および上記ワード線上に
形成された層間絶縁膜と、上記層間絶縁膜の前記ソース
領域上に対応する部分に開孔されたコンタクトホール内
に埋め込まれ、上記ソース領域にコンタクトした導電性
プラグと、上記導電性プラグに電気的に連なり、前記層
間絶縁膜上で所定のパターンを有するように形成された
キャパシタ電極と、上記キャパシタ電極上にキャパシタ
絶縁膜を介して形成され、上記キャパシタ電極とほぼ同
じ平面形状を有するキャパシタプレート電極と、それぞ
れ前記セルアレイ領域の同一列の複数個のキャパシタプ
レート電極の上表面に接触し、前記第１のビット線に対
して平行な方向に形成され、それぞれ互いに平行な方向
に形成された第２のビット線とを具備することを特徴と
する。
【００３０】本発明のダイナミック型メモリの製造方法
は、半導体基板の表層部あるいは半導体層において平面
的にみてワード線形成方向およびこれに直交するビット
線形成方向に対して斜めに交差する方向にそれぞれＭＯ
Ｓトランジスタを構成する２個のドレイン・チャネル・
ソース領域が直線状に形成されるとともに中央部に共通
のドレイン領域を有する複数個の活性領域を行列状に配
置形成してセルアレイ領域を形成する工程と、上記セル
アレイ領域のそれぞれ同一行の複数個の活性領域におけ
る各ＭＯＳトランジスタのチャネル領域上にゲート絶縁
膜を介して形成されたゲート電極部を有する複数本のワ
ード線を互いに平行な方向に形成する工程と、上記ワー
ド線上に第１の層間絶縁膜を形成する工程と、前記セル
アレイ領域のそれぞれ同一列の複数個の活性領域におけ
る共通のドレイン領域にコンタクトする複数本の第１の
ビット線を上記第１の層間絶縁膜上で互いに平行な方向
に形成する工程と、上記第１のビット線上および上記第
１の層間絶縁膜上に第２の層間絶縁膜を形成する工程
と、上記第２の層間絶縁膜および前記第１の層間絶縁膜
の前記ソース領域上に対応する部分にコンタクトホール
を開孔する工程と、上記開孔されたコンタクトホール内
に導電性プラグを埋め込み、前記ソース領域にコンタク
トさせる工程と、前記第２の層間絶縁膜上にキャパシタ
電極形成用の第１の導電膜、キャパシタ絶縁膜形成用の
絶縁膜、キャパシタプレート電極形成用の第２の導電膜
を順次形成する工程と、フォト・リソグラフィ技術およ
び異方性エッチング技術を用いて前記第２の導電膜、絶
縁膜、第１の導電膜をそれぞれパターニングするセルキ
ャパシタ形成工程と、前記セルアレイ領域のそれぞれ同
一列の複数個のキャパシタプレート電極の上表面に接触
し、前記第１のビット線に対して平行な方向で互いに平
行な方向に第２のビット線を形成する工程とを具備する
ことを特徴とする。
は、半導体基板の表層部あるいは半導体層において平面
的にみてワード線形成方向およびこれに直交するビット
線形成方向に対して斜めに交差する方向にそれぞれＭＯ
Ｓトランジスタを構成する２個のドレイン・チャネル・
ソース領域が直線状に形成されるとともに中央部に共通
のドレイン領域を有する複数個の活性領域を行列状に配
置形成してセルアレイ領域を形成する工程と、上記セル
アレイ領域のそれぞれ同一行の複数個の活性領域におけ
る各ＭＯＳトランジスタのチャネル領域上にゲート絶縁
膜を介して形成されたゲート電極部を有する複数本のワ
ード線を互いに平行な方向に形成する工程と、上記ワー
ド線上に第１の層間絶縁膜を形成する工程と、前記セル
アレイ領域のそれぞれ同一列の複数個の活性領域におけ
る共通のドレイン領域にコンタクトする複数本の第１の
ビット線を上記第１の層間絶縁膜上で互いに平行な方向
に形成する工程と、上記第１のビット線上および上記第
１の層間絶縁膜上に第２の層間絶縁膜を形成する工程
と、上記第２の層間絶縁膜および前記第１の層間絶縁膜
の前記ソース領域上に対応する部分にコンタクトホール
を開孔する工程と、上記開孔されたコンタクトホール内
に導電性プラグを埋め込み、前記ソース領域にコンタク
トさせる工程と、前記第２の層間絶縁膜上にキャパシタ
電極形成用の第１の導電膜、キャパシタ絶縁膜形成用の
絶縁膜、キャパシタプレート電極形成用の第２の導電膜
を順次形成する工程と、フォト・リソグラフィ技術およ
び異方性エッチング技術を用いて前記第２の導電膜、絶
縁膜、第１の導電膜をそれぞれパターニングするセルキ
ャパシタ形成工程と、前記セルアレイ領域のそれぞれ同
一列の複数個のキャパシタプレート電極の上表面に接触
し、前記第１のビット線に対して平行な方向で互いに平
行な方向に第２のビット線を形成する工程とを具備する
ことを特徴とする。
【００３１】
【発明の実施の形態】本発明のＤＲＡＭにおいては、Ｂ
ＩＰセル毎のキャパシタ電極上にキャパシタ絶縁膜を介
してキャパシタ電極とほぼ同じ平面位置でほぼ同じ大き
さを有するようにキャパシタプレート電極が形成されて
おり、同一列の複数個のＢＩＰセルのキャパシタプレー
ト電極上に電気的に接触して連なるように上層側のビッ
ト線群が形成されている。
ＩＰセル毎のキャパシタ電極上にキャパシタ絶縁膜を介
してキャパシタ電極とほぼ同じ平面位置でほぼ同じ大き
さを有するようにキャパシタプレート電極が形成されて
おり、同一列の複数個のＢＩＰセルのキャパシタプレー
ト電極上に電気的に接触して連なるように上層側のビッ
ト線群が形成されている。
【００３２】このような構造によれば、上記したような
ＢＩＰセルのアレイを形成する際、製造プロセスのばら
つき（ゆらぎ）によりキャパシタ電極と上層側のビット
線とのパターン合わせにずれが生じた場合でも、セルキ
ャパシタの容量値が一定のままであり、上記パターン合
わせの余裕を持たせる必要がなくなり、セルキャパシタ
の高集積化が可能になるので、単位セル当りの面積を縮
小化することが可能になる。
ＢＩＰセルのアレイを形成する際、製造プロセスのばら
つき（ゆらぎ）によりキャパシタ電極と上層側のビット
線とのパターン合わせにずれが生じた場合でも、セルキ
ャパシタの容量値が一定のままであり、上記パターン合
わせの余裕を持たせる必要がなくなり、セルキャパシタ
の高集積化が可能になるので、単位セル当りの面積を縮
小化することが可能になる。
【００３３】また、本発明のＤＲＡＭの製造方法におい
ては、第１のビット線上の形成後、第２の層間絶縁膜を
形成し、ＭＯＳトランジスタのソース領域にコンタクト
する導電性プラグを埋め込む。この後、第２の層間絶縁
膜上にキャパシタ電極形成用の第１の導電膜、キャパシ
タ絶縁膜形成用の絶縁膜、キャパシタプレート電極形成
用の第２の導電膜を順次形成し、フォト・リソグラフィ
技術および異方性エッチング技術を用いて第２の導電
膜、絶縁膜、第１の導電膜をそれぞれパターニングす
る。
ては、第１のビット線上の形成後、第２の層間絶縁膜を
形成し、ＭＯＳトランジスタのソース領域にコンタクト
する導電性プラグを埋め込む。この後、第２の層間絶縁
膜上にキャパシタ電極形成用の第１の導電膜、キャパシ
タ絶縁膜形成用の絶縁膜、キャパシタプレート電極形成
用の第２の導電膜を順次形成し、フォト・リソグラフィ
技術および異方性エッチング技術を用いて第２の導電
膜、絶縁膜、第１の導電膜をそれぞれパターニングす
る。
【００３４】この際、導電性プラグに電気的に連なるキ
ャパシタプレート電極、キャパシタ絶縁膜、キャパシタ
電極をセルフアラインで形成するので、キャパシタ電極
とほぼ同じ平面形状を有するキャパシタプレート電極を
得ることができる。
ャパシタプレート電極、キャパシタ絶縁膜、キャパシタ
電極をセルフアラインで形成するので、キャパシタ電極
とほぼ同じ平面形状を有するキャパシタプレート電極を
得ることができる。
【００３５】以下、図面を参照して本発明の実施の形態
を詳細に説明する。図１は、本発明の実施の形態に係る
ＢＩＰセルのセル構造を採用して実現された大容量のＤ
ＲＡＭにおける例えば図９に示したようなメモリセルア
レイの一部（４行×２列分）について平面パターンの一
部を概略的に示している。
を詳細に説明する。図１は、本発明の実施の形態に係る
ＢＩＰセルのセル構造を採用して実現された大容量のＤ
ＲＡＭにおける例えば図９に示したようなメモリセルア
レイの一部（４行×２列分）について平面パターンの一
部を概略的に示している。
【００３６】ここでは、ＢＩＰセルのセルキャパシタよ
りも先にビット線を作り込むビット線先作り型ＤＲＡＭ
セルを採用した例を示している。図２及び図３は、それ
ぞれ対応して図１中のＡ−Ａ線に沿うＳＤＧ領域を含む
断面構造及びＢ−Ｂ線に沿うセルキャパシタを含む断面
構造を概略的に示している。
りも先にビット線を作り込むビット線先作り型ＤＲＡＭ
セルを採用した例を示している。図２及び図３は、それ
ぞれ対応して図１中のＡ−Ａ線に沿うＳＤＧ領域を含む
断面構造及びＢ−Ｂ線に沿うセルキャパシタを含む断面
構造を概略的に示している。
【００３７】図１乃至図３に示す構造は、図１１及び図
１２（ａ）、（ｂ）に示した構造と比べて、（１）ＢＩ
Ｐセル毎にキャパシタ電極上にキャパシタ絶縁膜を介し
てキャパシタ電極とほぼ同じ平面形状を有するようにキ
ャパシタプレート電極が形成されている点、（２）同一
列の複数個のＢＩＰセルのキャパシタプレート電極上に
電気的に接触して連なるように上層側のビット線が形成
されている点が異なり、その他は同じであるので図１１
及び図１２（ａ）、（ｂ）中と同一符号を付している。
１２（ａ）、（ｂ）に示した構造と比べて、（１）ＢＩ
Ｐセル毎にキャパシタ電極上にキャパシタ絶縁膜を介し
てキャパシタ電極とほぼ同じ平面形状を有するようにキ
ャパシタプレート電極が形成されている点、（２）同一
列の複数個のＢＩＰセルのキャパシタプレート電極上に
電気的に接触して連なるように上層側のビット線が形成
されている点が異なり、その他は同じであるので図１１
及び図１２（ａ）、（ｂ）中と同一符号を付している。
【００３８】即ち、図１乃至図３において、半導体基板
（例えばシリコン基板）の表層部あるいは半導体層上に
形成された複数個の素子領域（活性化領域）ＳＤＧは、
それぞれワード線形成方向およびこれに直交するビット
線形成方向に対して斜めに交差する一方向に所定の長さ
および幅を持ち、半導体基板の表層部に平面的にみて行
列状の配置で形成されている。なお、１１は素子分離領
域である。
（例えばシリコン基板）の表層部あるいは半導体層上に
形成された複数個の素子領域（活性化領域）ＳＤＧは、
それぞれワード線形成方向およびこれに直交するビット
線形成方向に対して斜めに交差する一方向に所定の長さ
および幅を持ち、半導体基板の表層部に平面的にみて行
列状の配置で形成されている。なお、１１は素子分離領
域である。
【００３９】上記各素子領域ＳＤＧは、中央部から一端
側の領域に１個のＢＩＰセルのＭＯＳトランジスタを構
成する第１のドレイン・チャネル・ソース領域が形成さ
れており、上記中央部から他端側の領域に別の１個のＢ
ＩＰセルのＭＯＳトランジスタを構成する第２のドレイ
ン・チャネル・ソース領域が形成されており、上記中央
部は上記２個のＭＯＳトランジスタに共通のドレイン領
域となっている。
側の領域に１個のＢＩＰセルのＭＯＳトランジスタを構
成する第１のドレイン・チャネル・ソース領域が形成さ
れており、上記中央部から他端側の領域に別の１個のＢ
ＩＰセルのＭＯＳトランジスタを構成する第２のドレイ
ン・チャネル・ソース領域が形成されており、上記中央
部は上記２個のＭＯＳトランジスタに共通のドレイン領
域となっている。
【００４０】そして、同一行の複数個のＭＯＳトランジ
スタの各中央部（チャネル領域）上にゲート絶縁膜２０
を介して、かつ、上記各中央部上を通るように幅Ｆを持
つワード線ＷＬ（図２中、ＭＯＳトランジスタのゲート
電極部を記号Ｇで示す。）が形成されている。この場
合、ワード線ＷＬ群は、等間隔Ｆで平行に形成されてい
る。
スタの各中央部（チャネル領域）上にゲート絶縁膜２０
を介して、かつ、上記各中央部上を通るように幅Ｆを持
つワード線ＷＬ（図２中、ＭＯＳトランジスタのゲート
電極部を記号Ｇで示す。）が形成されている。この場
合、ワード線ＷＬ群は、等間隔Ｆで平行に形成されてい
る。
【００４１】さらに、上記ワード線ＷＬ群上に絶縁膜２
１を介してワード線ＷＬ群の形成方向とは直交する方向
にそれぞれ幅Ｆを持つ下層側のビット線（ＢＬあるいは
／ＢＬ）群が形成されており、各ビット線ＢＬはそれぞ
れ同一列の複数個の素子領域ＳＤＧの各中央部の不純物
拡散領域（ドレイン領域）２３にコンタクトするように
形成されている。
１を介してワード線ＷＬ群の形成方向とは直交する方向
にそれぞれ幅Ｆを持つ下層側のビット線（ＢＬあるいは
／ＢＬ）群が形成されており、各ビット線ＢＬはそれぞ
れ同一列の複数個の素子領域ＳＤＧの各中央部の不純物
拡散領域（ドレイン領域）２３にコンタクトするように
形成されている。
【００４２】さらに、前記素子領域ＳＤＧの両端部に
は、ＢＩＰセル毎にスタック構造のセルキャパシタＣｓ
の電荷蓄積部（キャパシタ電極６、セルの記憶ノード）
が接続されており、このキャパシタ電極６はＢＩＰセル
のゲート電極上方を覆うように形成されている。
は、ＢＩＰセル毎にスタック構造のセルキャパシタＣｓ
の電荷蓄積部（キャパシタ電極６、セルの記憶ノード）
が接続されており、このキャパシタ電極６はＢＩＰセル
のゲート電極上方を覆うように形成されている。
【００４３】即ち、上記下層側のビット線ＢＬ群上には
層間絶縁膜２１が形成されており、この層間絶縁膜２１
には前記セルトランジスタの一端側の不純物拡散領域
（ソース領域）２３上に対応してコンタクトホールが開
孔されている。そして、上記コンタクトホールに導電プ
ラグ５が埋め込まれ、前記層間絶縁膜２１上に導電膜が
形成された後に上記導電膜がＢＩＰセルのゲート電極上
方を覆うように所定の方形にパターニングされてキャパ
シタ電極６となっている。
層間絶縁膜２１が形成されており、この層間絶縁膜２１
には前記セルトランジスタの一端側の不純物拡散領域
（ソース領域）２３上に対応してコンタクトホールが開
孔されている。そして、上記コンタクトホールに導電プ
ラグ５が埋め込まれ、前記層間絶縁膜２１上に導電膜が
形成された後に上記導電膜がＢＩＰセルのゲート電極上
方を覆うように所定の方形にパターニングされてキャパ
シタ電極６となっている。
【００４４】そして、上記ＢＩＰセル毎のキャパシタ電
極上にキャパシタ絶縁膜２４を介してキャパシタ電極６
とほぼ同じ平面形状を有するようにキャパシタプレート
電極８が形成されている。
極上にキャパシタ絶縁膜２４を介してキャパシタ電極６
とほぼ同じ平面形状を有するようにキャパシタプレート
電極８が形成されている。
【００４５】そして、同一列の複数個のＢＩＰセルのキ
ャパシタプレート電極８上に電気的に接触して連なるよ
うに、かつ、前記ワード線ＷＬ群の形成方向に直交する
方向に、つまり、下層側のビット線に平行な方向に上層
側のビット線（／ＢＬあるいはＢＬ）群が形成されてい
る。なお、図１中、上層側のビット線／ＢＬ相互間の距
離Ｌｓは、製造プロセスにおけるリソグラフィ精度で決
まる最小加工間隔である。
ャパシタプレート電極８上に電気的に接触して連なるよ
うに、かつ、前記ワード線ＷＬ群の形成方向に直交する
方向に、つまり、下層側のビット線に平行な方向に上層
側のビット線（／ＢＬあるいはＢＬ）群が形成されてい
る。なお、図１中、上層側のビット線／ＢＬ相互間の距
離Ｌｓは、製造プロセスにおけるリソグラフィ精度で決
まる最小加工間隔である。
【００４６】上記実施の形態におけるＤＲＡＭにおいて
は、ＢＩＰセル毎のキャパシタ電極６上にキャパシタ絶
縁膜２４を介してキャパシタ電極とほぼ同じ平面形状を
有するようにキャパシタプレート電極８が形成されてお
り、同一列の複数個のＢＩＰセルのキャパシタプレート
電極８上に電気的に接触して連なるように上層側のビッ
ト線／ＢＬ群が形成されている。
は、ＢＩＰセル毎のキャパシタ電極６上にキャパシタ絶
縁膜２４を介してキャパシタ電極とほぼ同じ平面形状を
有するようにキャパシタプレート電極８が形成されてお
り、同一列の複数個のＢＩＰセルのキャパシタプレート
電極８上に電気的に接触して連なるように上層側のビッ
ト線／ＢＬ群が形成されている。
【００４７】このような構造によれば、上記したような
ＢＩＰセルのアレイを形成する際、製造プロセスのばら
つき（ゆらぎ）によりキャパシタ電極６と上層側のビッ
ト線／ＢＬとのパターン合わせにずれが生じた場合で
も、セルキャパシタの容量値が一定のままであり、上記
パターン合わせの余裕（従来例におけるＬａ）を持たせ
る必要がなくなり、セルキャパシタの高集積化が可能に
なるので、単位セル当りの面積を縮小化することが可能
になる。
ＢＩＰセルのアレイを形成する際、製造プロセスのばら
つき（ゆらぎ）によりキャパシタ電極６と上層側のビッ
ト線／ＢＬとのパターン合わせにずれが生じた場合で
も、セルキャパシタの容量値が一定のままであり、上記
パターン合わせの余裕（従来例におけるＬａ）を持たせ
る必要がなくなり、セルキャパシタの高集積化が可能に
なるので、単位セル当りの面積を縮小化することが可能
になる。
【００４８】図４及び図５は、図１乃至図３に示したＢ
ＩＰセルの製造工程の一例におけるウエハー断面の一部
を示している。次に、図４及び図５を参照しながらＢＩ
Ｐセルの製造工程を説明する。
ＩＰセルの製造工程の一例におけるウエハー断面の一部
を示している。次に、図４及び図５を参照しながらＢＩ
Ｐセルの製造工程を説明する。
【００４９】まず、図４（ａ）に示すように、通常のＤ
ＲＡＭセルの形成工程と同様な工程により、シリコン基
板１０上にＢＩＰセルのＭＯＳトランジスタのアレイを
形成する。ここで、１１は基板表層部に選択的に形成さ
れた素子分離領域、２３は選択的に基板表層部の素子形
成領域に形成された基板とは逆導電型の不純物拡散層か
らなるドレイン・ソース領域、２０はドレイン・ソース
間のチャネル領域上の基板表面に形成されたＭＯＳトラ
ンジスタ用のゲート絶縁膜、Ｇはゲート絶縁膜２０上に
形成されたＭＯＳトランジスタ用のゲート電極（ワード
線ＷＬの一部）である。
ＲＡＭセルの形成工程と同様な工程により、シリコン基
板１０上にＢＩＰセルのＭＯＳトランジスタのアレイを
形成する。ここで、１１は基板表層部に選択的に形成さ
れた素子分離領域、２３は選択的に基板表層部の素子形
成領域に形成された基板とは逆導電型の不純物拡散層か
らなるドレイン・ソース領域、２０はドレイン・ソース
間のチャネル領域上の基板表面に形成されたＭＯＳトラ
ンジスタ用のゲート絶縁膜、Ｇはゲート絶縁膜２０上に
形成されたＭＯＳトランジスタ用のゲート電極（ワード
線ＷＬの一部）である。
【００５０】次に、ゲート電極Ｇ上を含む基板上に第１
層間絶縁膜２１を形成し、ドレイン領域上に対応して第
１層間絶縁膜にビット線用のコンタクトホールを形成す
る。さらに、ビット線用のコンタクトホールに導電膜を
埋め込むとともに第１層間絶縁膜２１上に導電膜を形成
し、これをパターニングして下層側のビット線ＢＬを形
成する。
層間絶縁膜２１を形成し、ドレイン領域上に対応して第
１層間絶縁膜にビット線用のコンタクトホールを形成す
る。さらに、ビット線用のコンタクトホールに導電膜を
埋め込むとともに第１層間絶縁膜２１上に導電膜を形成
し、これをパターニングして下層側のビット線ＢＬを形
成する。
【００５１】次に、下層側のビット線上を含む基板上に
第２層間絶縁膜２２を形成し、ソース領域上に対応して
第２層間絶縁膜２３および第１層間絶縁膜２１にキャパ
シタプラグ用のコンタクトホールを形成する。さらに、
キャパシタプラグ用のコンタクトホールに導電性プラグ
（タングステンあるいは導電性ポリシリコン）５を埋め
込む。
第２層間絶縁膜２２を形成し、ソース領域上に対応して
第２層間絶縁膜２３および第１層間絶縁膜２１にキャパ
シタプラグ用のコンタクトホールを形成する。さらに、
キャパシタプラグ用のコンタクトホールに導電性プラグ
（タングステンあるいは導電性ポリシリコン）５を埋め
込む。
【００５２】この際、上記導電性プラグ５からソース領
域用の不純物拡散層２３への拡散を防止するために、導
電性プラグ５を覆うように予めコンタクトホール内壁に
バリアメタル７１としてＴｉ／ＴｉＮ積層膜を形成して
おく。また、上記導電性プラグ５を埋め込む際、前記第
２層間絶縁膜２２上に堆積される導電性プラグ形成用の
導電膜、バリアメタル形成用の導電膜を除去するととも
に第２層間絶縁膜２２の表面を十分に平坦化するために
ＣＭＰ（化学機械研磨）技術を用いる。
域用の不純物拡散層２３への拡散を防止するために、導
電性プラグ５を覆うように予めコンタクトホール内壁に
バリアメタル７１としてＴｉ／ＴｉＮ積層膜を形成して
おく。また、上記導電性プラグ５を埋め込む際、前記第
２層間絶縁膜２２上に堆積される導電性プラグ形成用の
導電膜、バリアメタル形成用の導電膜を除去するととも
に第２層間絶縁膜２２の表面を十分に平坦化するために
ＣＭＰ（化学機械研磨）技術を用いる。
【００５３】次に、図４（ｂ）に示すように、前記第２
層間絶縁膜２２を含む基板上全面に、キャパシタ電極６
形成用の第１導電膜、キャパシタ絶縁膜２４形成用の絶
縁膜、キャパシタプレート電極８形成用の第２導電膜を
順次形成する。
層間絶縁膜２２を含む基板上全面に、キャパシタ電極６
形成用の第１導電膜、キャパシタ絶縁膜２４形成用の絶
縁膜、キャパシタプレート電極８形成用の第２導電膜を
順次形成する。
【００５４】この際、キャパシタ絶縁膜２４形成用の絶
縁膜は、所要の容量値を確保してＢＩＰセルの安定動作
を図るために、膜厚は薄いほど、誘電率は高いほど適し
ているが、従来と同様のＳｉＯ2 膜を用いる場合には５
ｎｍが限界である。ＳｉＯ2膜の膜厚をこれより薄くす
ると、ＳｉＯ2 膜に流れる電流が増加し、セルデータが
破壊されてしまう。
縁膜は、所要の容量値を確保してＢＩＰセルの安定動作
を図るために、膜厚は薄いほど、誘電率は高いほど適し
ているが、従来と同様のＳｉＯ2 膜を用いる場合には５
ｎｍが限界である。ＳｉＯ2膜の膜厚をこれより薄くす
ると、ＳｉＯ2 膜に流れる電流が増加し、セルデータが
破壊されてしまう。
【００５５】そこで、上記ＳｉＯ2 膜に代わるものとし
て、例えばＴａＯ5 膜とか、Ｓｉ3Ｎ4 とＳｉＯ2 膜と
の積層膜などが提案されており、これらはＳｉＯ2 膜で
換算すると２〜４ｎｍ程度の膜厚が得られている。この
際、キャパシタ電極６形成用の導電膜やキャパシタプレ
ート電極８形成用の導電膜としては導電性ポリシリコン
やタングステンが用いられる。
て、例えばＴａＯ5 膜とか、Ｓｉ3Ｎ4 とＳｉＯ2 膜と
の積層膜などが提案されており、これらはＳｉＯ2 膜で
換算すると２〜４ｎｍ程度の膜厚が得られている。この
際、キャパシタ電極６形成用の導電膜やキャパシタプレ
ート電極８形成用の導電膜としては導電性ポリシリコン
やタングステンが用いられる。
【００５６】また、前記ＳｉＯ2 膜に代わるものとし
て、ＢＳＴ膜と称される（Ｂａ，Ｓｒ）ＴｉＯ3 膜を用
いると、ＳｉＯ2 膜で換算すると０．４７ｎｍ程度の膜
厚が得らるという報告があった。この際、キャパシタ電
極形成用の導電膜やキャパシタプレート電極形成用の導
電膜としてはプラチナが用いられる。
て、ＢＳＴ膜と称される（Ｂａ，Ｓｒ）ＴｉＯ3 膜を用
いると、ＳｉＯ2 膜で換算すると０．４７ｎｍ程度の膜
厚が得らるという報告があった。この際、キャパシタ電
極形成用の導電膜やキャパシタプレート電極形成用の導
電膜としてはプラチナが用いられる。
【００５７】次に、図４（ｃ）に示すように、前記キャ
パシタプレート電極８形成用の第２導電膜上にレジスト
を形成した後、通常のフォト・リソグラフィ技術を使用
し、キャパシタ電極８の形状（方形）にパターニングし
てレジストパターン７５を形成する。そして、上記レジ
ストパターン７５をマスクとして、ＰＶＤ法のような異
方性エッチングにより、前記第２導電膜、絶縁膜、第１
導電膜を順次それぞれ方形にパターニングし、キャパシ
タプレート電極８、キャパシタ絶縁膜２４、キャパシタ
電極６を得る。この際、セルフアラインにより、キャパ
シタプレート電極８とキャパシタ電極６とはほぼ同じ平
面形状に形成される。
パシタプレート電極８形成用の第２導電膜上にレジスト
を形成した後、通常のフォト・リソグラフィ技術を使用
し、キャパシタ電極８の形状（方形）にパターニングし
てレジストパターン７５を形成する。そして、上記レジ
ストパターン７５をマスクとして、ＰＶＤ法のような異
方性エッチングにより、前記第２導電膜、絶縁膜、第１
導電膜を順次それぞれ方形にパターニングし、キャパシ
タプレート電極８、キャパシタ絶縁膜２４、キャパシタ
電極６を得る。この際、セルフアラインにより、キャパ
シタプレート電極８とキャパシタ電極６とはほぼ同じ平
面形状に形成される。
【００５８】次に、上記キャパシタプレート電極８、キ
ャパシタ絶縁膜２４、キャパシタ電極６のパターンエッ
ジにおける異方性エッチングによる加工タメージを緩和
するとともに、キャパシタ絶縁膜２４の電気的絶縁耐圧
の低下や微小な電流リークを抑制するために、図４
（ｄ）に示すように、キャパシタプレート電極８、キャ
パシタ絶縁膜２４、キャパシタ電極６の表面を覆うよう
に薄い絶縁膜７９を形成してもよい。
ャパシタ絶縁膜２４、キャパシタ電極６のパターンエッ
ジにおける異方性エッチングによる加工タメージを緩和
するとともに、キャパシタ絶縁膜２４の電気的絶縁耐圧
の低下や微小な電流リークを抑制するために、図４
（ｄ）に示すように、キャパシタプレート電極８、キャ
パシタ絶縁膜２４、キャパシタ電極６の表面を覆うよう
に薄い絶縁膜７９を形成してもよい。
【００５９】上記薄い絶縁膜７９としては、例えばプラ
ズマＣＶＤ法によるＴＥＯＳ（テトラエトキシシラン）
の分解によりＳｉＯ2 膜、あるいは、熱酸化法によるＳ
ｉＯ2 膜を形成する。また、上記薄い絶縁膜７９の膜厚
は、前記キャパシタ絶縁膜２４の膜厚の２倍以下で十分
である。
ズマＣＶＤ法によるＴＥＯＳ（テトラエトキシシラン）
の分解によりＳｉＯ2 膜、あるいは、熱酸化法によるＳ
ｉＯ2 膜を形成する。また、上記薄い絶縁膜７９の膜厚
は、前記キャパシタ絶縁膜２４の膜厚の２倍以下で十分
である。
【００６０】次に、図５（ａ）に示すように、前記薄い
絶縁膜７９を含む基板上全面に、バイアスＥＣＲプラズ
マＣＶＤ法によりＳｉＯ2 膜７７を形成する。次に、図
５（ｂ）に示すように、前記ＳｉＯ2 膜７７の表面をＣ
ＭＰ法により平坦化する。この際、キャパシタプレート
電極８の上表面が露出させる。
絶縁膜７９を含む基板上全面に、バイアスＥＣＲプラズ
マＣＶＤ法によりＳｉＯ2 膜７７を形成する。次に、図
５（ｂ）に示すように、前記ＳｉＯ2 膜７７の表面をＣ
ＭＰ法により平坦化する。この際、キャパシタプレート
電極８の上表面が露出させる。
【００６１】次に、図５（ｃ）に示すように、前記Ｓｉ
Ｏ2 膜７７を含む基板上全面に、導電膜（例えばＡｌと
Ｃｕとの合金膜）を形成し、その上にレジストパターン
７８を形成し、このレジストパターン７８をマスクとし
て上記合金膜をパターニング加工して上層側のビット線
／ＢＬを形成する。
Ｏ2 膜７７を含む基板上全面に、導電膜（例えばＡｌと
Ｃｕとの合金膜）を形成し、その上にレジストパターン
７８を形成し、このレジストパターン７８をマスクとし
て上記合金膜をパターニング加工して上層側のビット線
／ＢＬを形成する。
【００６２】上記実施の形態におけるＤＲＡＭでは、Ｂ
ＩＰセル毎のキャパシタ電極６上にキャパシタ絶縁膜２
４を介してキャパシタ電極とほぼ同じ平面位置でほぼ同
じ大きさを有するようにキャパシタプレート電極８が形
成されており、同一列の複数個のＢＩＰセルのキャパシ
タプレート電極８上に電気的に接触して連なるように上
層側のビット線／ＢＬ群が形成されている。
ＩＰセル毎のキャパシタ電極６上にキャパシタ絶縁膜２
４を介してキャパシタ電極とほぼ同じ平面位置でほぼ同
じ大きさを有するようにキャパシタプレート電極８が形
成されており、同一列の複数個のＢＩＰセルのキャパシ
タプレート電極８上に電気的に接触して連なるように上
層側のビット線／ＢＬ群が形成されている。
【００６３】このような構造によれば、ＢＩＰセルのア
レイを形成する際、製造プロセスのばらつき（ゆらぎ）
によりキャパシタ電極６と上層側のビット線／ＢＬとの
パターン合わせにずれが生じた場合でも、セルキャパシ
タの容量値が一定のままである。従って、パターン合わ
せの余裕を持たせる必要がなくなり、ワード線方向に沿
って隣り合うＢＩＰセルのキャパシタプレート電極８の
間隔はリソグラフィの最小加工線幅Ｌｓにすることがで
き、セルキャパシタの高集積化が可能になるので、単位
セル当りの面積を縮小化（セルの微細化）上有利にな
る。
レイを形成する際、製造プロセスのばらつき（ゆらぎ）
によりキャパシタ電極６と上層側のビット線／ＢＬとの
パターン合わせにずれが生じた場合でも、セルキャパシ
タの容量値が一定のままである。従って、パターン合わ
せの余裕を持たせる必要がなくなり、ワード線方向に沿
って隣り合うＢＩＰセルのキャパシタプレート電極８の
間隔はリソグラフィの最小加工線幅Ｌｓにすることがで
き、セルキャパシタの高集積化が可能になるので、単位
セル当りの面積を縮小化（セルの微細化）上有利にな
る。
【００６４】図６（ａ）は、図１中に示したＢＩＰセル
の変形の形態の平面パターンを概略的に示している。図
６（ｂ）は、同図（ａ）中のＡ−Ａ線に沿うセルキャパ
シタを含む断面構造を概略的に示している。
の変形の形態の平面パターンを概略的に示している。図
６（ｂ）は、同図（ａ）中のＡ−Ａ線に沿うセルキャパ
シタを含む断面構造を概略的に示している。
【００６５】図７は、図６（ｂ）に示したＢＩＰセルの
製造工程の要部におけるセルキャパシタを含む断面構造
を概略的に示している。上記変形の形態に係るＢＩＰセ
ルは、図１乃至図３に示したＢＩＰセルと比べて、セル
キャパシタの加工時に少なくともキャパシタプレート電
極８の側面に順方向（下拡がり）のテーパがつけられて
いる（なお、ポリシリコン電極に対する順方向テーパの
加工技術は公知である。）点が異なり、その他は同じで
あるので図１乃至図３中と同一符号を付している。
製造工程の要部におけるセルキャパシタを含む断面構造
を概略的に示している。上記変形の形態に係るＢＩＰセ
ルは、図１乃至図３に示したＢＩＰセルと比べて、セル
キャパシタの加工時に少なくともキャパシタプレート電
極８の側面に順方向（下拡がり）のテーパがつけられて
いる（なお、ポリシリコン電極に対する順方向テーパの
加工技術は公知である。）点が異なり、その他は同じで
あるので図１乃至図３中と同一符号を付している。
【００６６】このような構造によれば、前記したような
図１乃至図３中に示したＢＩＰセルと同様の効果が得ら
れるほか、キャパシタプレート電極８の順方向テーパが
存在するので、上層側ビット線／ＢＬの形成時にワード
線方向にパターン合わせずれが生じて隣りの列のＢＩＰ
セルのキャパシタプレート電極に近接した場合でも両者
の短絡が生じ難くなり、上層側ビット線加工時のパター
ン合わせ余裕を増やすことができる。
図１乃至図３中に示したＢＩＰセルと同様の効果が得ら
れるほか、キャパシタプレート電極８の順方向テーパが
存在するので、上層側ビット線／ＢＬの形成時にワード
線方向にパターン合わせずれが生じて隣りの列のＢＩＰ
セルのキャパシタプレート電極に近接した場合でも両者
の短絡が生じ難くなり、上層側ビット線加工時のパター
ン合わせ余裕を増やすことができる。
【００６７】なお、本発明のＢＩＰセルのＳＤＧ領域
は、上記実施の形態のような半導体基板上に直接に形成
される場合に限らず、ＳＯＩ（シリコン・オン・インシ
ュレータ）基板上の半導体層上に形成してもよい。
は、上記実施の形態のような半導体基板上に直接に形成
される場合に限らず、ＳＯＩ（シリコン・オン・インシ
ュレータ）基板上の半導体層上に形成してもよい。
【００６８】
【発明の効果】上述したように本発明によれば、ＢＩＰ
セルのキャパシタ電極と上層側のビット電極とのパター
ン合わせにずれが生じた場合でも、セルキャパシタの容
量値が一定のままであり、上記パターン合わせの余裕を
持たせる必要がなくなり、セルキャパシタの高集積化が
可能になり、単位セル当りの面積を縮小化し得るダイナ
ミック型メモリ及びその製造方法を提供することができ
る。
セルのキャパシタ電極と上層側のビット電極とのパター
ン合わせにずれが生じた場合でも、セルキャパシタの容
量値が一定のままであり、上記パターン合わせの余裕を
持たせる必要がなくなり、セルキャパシタの高集積化が
可能になり、単位セル当りの面積を縮小化し得るダイナ
ミック型メモリ及びその製造方法を提供することができ
る。
【図１】 本発明の実施の形態に係るＤＲＡＭにおける
セルアレイの一部の平面パターンを示す図。
セルアレイの一部の平面パターンを示す図。
【図２】 本発明の実施の形態に係るＤＲＡＭにおける
セルアレイの一部の断面構造を示す図。
セルアレイの一部の断面構造を示す図。
【図３】 本発明の実施の形態に係るＤＲＡＭにおける
セルアレイの一部の断面構造を示す図。
セルアレイの一部の断面構造を示す図。
【図４】 図１乃至図３に示したＢＩＰセルの製造方法
の一例に係る製造工程におけるウエハー断面の一部を示
す断面図。
の一例に係る製造工程におけるウエハー断面の一部を示
す断面図。
【図５】 図４の工程につづく工程におけるウエハー断
面の一部を示す断面図。
面の一部を示す断面図。
【図６】 図１乃至図３中に示したＢＩＰセルの変形の
形態の平面パターンおよび断面構造を示す図。
形態の平面パターンおよび断面構造を示す図。
【図７】 図６中に示したＢＩＰセルの製造工程の一部
を示す断面図。
を示す断面図。
【図８】 １トランジスタ・１キャパシタ型のＤＲＡＭ
セルの等価回路を示す図。
セルの等価回路を示す図。
【図９】 従来のＢＩＰセルを用いたＤＲＡＭにおける
メモリセルアレイおよびその周辺回路の一部の等価回路
を示す図。
メモリセルアレイおよびその周辺回路の一部の等価回路
を示す図。
【図１０】 図９中のＢＩＰセルの“１”データおよび
“０”データの読み出し動作の一例についてシミュレー
ションの結果を示すタイミング波形図。
“０”データの読み出し動作の一例についてシミュレー
ションの結果を示すタイミング波形図。
【図１１】 従来のＢＩＰセルを用いた大容量型のＤＲ
ＡＭにおけるメモリセルアレイの一部の平面パターンを
示す図。
ＡＭにおけるメモリセルアレイの一部の平面パターンを
示す図。
【図１２】 従来のＢＩＰセルを用いた大容量型のＤＲ
ＡＭにおけるメモリセルアレイの一部の断面構造および
等価回路を示す図。
ＡＭにおけるメモリセルアレイの一部の断面構造および
等価回路を示す図。
【図１３】 図１１の平面パターンを拡大して示す図。
５…導電性プラグ、 ６…キャパシタ電極、 ８…キャパシタプレート電極、 １０…半導体基板、 １１…素子分離領域、 ２０…ゲート絶縁膜、 ２１、２２…層間絶縁膜、 ２３…不純物拡散領域、 ２４…キャパシタ絶縁膜、 ７１…バリアメタル、 ７７…絶縁膜、 ７９…ゲート電極保護用絶縁膜、 ＳＤＧ…活性領域、 ＢＬ、／ＢＬ…ビット線対、 ＷＬ…ワード線、 Ｇ…ゲート電極部、 ＢＣ…ビット線コンタクト領域。
Claims (7)
- 【請求項１】 半導体基板の表層部あるいは半導体層に
おいて平面的にみてワード線形成方向およびこれに直交
するビット線形成方向に対して斜め方向に形成され、Ｍ
ＯＳトランジスタを構成するドレイン・チャネル・ソー
ス領域が直線状に形成された活性領域と、 上記ＭＯＳトランジスタのドレイン領域にコンタクトす
るように形成された第１のビット線と、 上記ＭＯＳトランジスタのチャネル領域上にゲート絶縁
膜を介して形成されたゲート電極部を有するワード線
と、 前記第１のビット線上および上記ワード線上に層間絶縁
膜を介して所定のパターンを有し、前記ＭＯＳトランジ
スタのソース領域にコンタクトするように形成されたキ
ャパシタ電極と、 このキャパシタ電極上にキャパシタ絶縁膜を介して形成
され、上記キャパシタ電極とほぼ同じ平面形状を有する
キャパシタプレート電極と、 上記キャパシタプレート電極の上表面に接触して形成さ
れ、前記第１のビット線に対して相補対をなす第２のビ
ット線とを具備することを特徴とするダイナミック型メ
モリ。 - 【請求項２】 半導体基板の表層部あるいは半導体層に
おいて平面的にみてワード線形成方向およびこれに直交
するビット線形成方向に対して斜めに交差する方向に形
成され、それぞれＭＯＳトランジスタを構成する２個の
ドレイン・チャネル・ソース領域が直線状に形成され、
中央部に共通のドレイン領域を有する活性領域と、 上記活性領域の複数個が行列状の配置で形成されたセル
アレイ領域と、 前記セルアレイ領域のそれぞれ同一行の複数個の活性領
域における各ＭＯＳトランジスタのチャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極部を有し、互
いに平行な方向に形成された複数本のワード線と、 上記セルアレイ領域のそれぞれ同一列の複数個の活性領
域における共通のドレイン領域にコンタクトするように
形成され、互いに平行な方向に形成された複数本の第１
のビット線と、 上記第１のビット線上および上記ワード線上に形成され
た層間絶縁膜と、 上記層間絶縁膜の前記ソース領域上に対応する部分に開
孔されたコンタクトホール内に埋め込まれ、上記ソース
領域にコンタクトした導電性プラグと、 上記導電性プラグに電気的に連なるように、前記層間絶
縁膜上で所定のパターンを有するように形成されたキャ
パシタ電極と、 上記キャパシタ電極上にキャパシタ絶縁膜を介して形成
され、上記キャパシタ電極とほぼ同じ平面形状を有する
キャパシタプレート電極と、 それぞれ前記セルアレイ領域の同一列の複数個のキャパ
シタプレート電極の上表面に接触し、前記第１のビット
線に対して平行な方向に形成され、それぞれ互いに平行
な方向に形成された複数本の第２のビット線とを具備す
ることを特徴とするダイナミック型メモリ。 - 【請求項３】 前記キャパシタプレート電極の側面は順
方向のテーパが形成されていることを特徴とする請求項
２記載のダイナミック型メモリ。 - 【請求項４】 前記セルアレイ領域における同一列に形
成されている各１本の第１のビット線および第２のビッ
ト線は相補的な対をなし、１個の差動型のセンスアンプ
に接続されていることを特徴とする請求項１乃至３のい
ずれか１項に記載のダイナミック型メモリ。 - 【請求項５】 前記キャパシタ電極は、前記層間絶縁膜
上で前記ゲート電極部上方を覆うように形成されている
ことを特徴とする請求項１乃至３のいずれか１項に記載
のダイナミック型メモリ。 - 【請求項６】 半導体基板の表層部あるいは半導体層に
おいて平面的にみてワード線形成方向およびこれに直交
するビット線形成方向に対して斜めに交差する方向にそ
れぞれＭＯＳトランジスタを構成する２個のドレイン・
チャネル・ソース領域が直線状に形成されるとともに中
央部に共通のドレイン領域を有する複数個の活性領域を
行列状に配置形成してセルアレイ領域を形成する工程
と、 上記セルアレイ領域のそれぞれ同一行の複数個の活性領
域における各ＭＯＳトランジスタのチャネル領域上にゲ
ート絶縁膜を介して形成されたゲート電極部を有する複
数本のワード線を互いに平行な方向に形成する工程と、 上記ワード線上に第１の層間絶縁膜を形成する工程と、 前記セルアレイ領域のそれぞれ同一列の複数個の活性領
域における共通のドレイン領域にコンタクトする複数本
の第１のビット線を上記第１の層間絶縁膜上で互いに平
行な方向に形成する工程と、 上記第１のビット線上および上記第１の層間絶縁膜上に
第２の層間絶縁膜を形成する工程と、 上記第２の層間絶縁膜および前記第１の層間絶縁膜の前
記ソース領域上に対応する部分にコンタクトホールを開
孔する工程と、 上記開孔されたコンタクトホール内に導電性プラグを埋
め込み、前記ソース領域にコンタクトさせる工程と、 前記第２の層間絶縁膜上にキャパシタ電極形成用の第１
の導電膜、キャパシタ絶縁膜形成用の絶縁膜、キャパシ
タプレート電極形成用の第２の導電膜を順次形成する工
程と、 フォト・リソグラフィ技術および異方性エッチング技術
を用いて前記第２の導電膜、絶縁膜、第１の導電膜をそ
れぞれパターニングするセルキャパシタ形成工程と、 前記セルアレイ領域のそれぞれ同一列の複数個のキャパ
シタプレート電極の上表面に接触し、前記第１のビット
線に対して平行な方向で互いに平行な方向に第２のビッ
ト線を形成する工程とを具備することを特徴とするダイ
ナミック型メモリの製造方法。 - 【請求項７】 前記セルキャパシタ形成工程は、前記第
２の導電膜の側面に順方向のテーパをつけることを特徴
とする請求項６記載のダイナミック型メモリの製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235362A JPH0982904A (ja) | 1995-09-13 | 1995-09-13 | ダイナミック型メモリ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7235362A JPH0982904A (ja) | 1995-09-13 | 1995-09-13 | ダイナミック型メモリ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0982904A true JPH0982904A (ja) | 1997-03-28 |
Family
ID=16984969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7235362A Pending JPH0982904A (ja) | 1995-09-13 | 1995-09-13 | ダイナミック型メモリ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0982904A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19948571A1 (de) * | 1999-10-08 | 2001-04-19 | Infineon Technologies Ag | Speicheranordnung |
| JP2005129794A (ja) * | 2003-10-24 | 2005-05-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| JP2010212740A (ja) * | 2010-07-01 | 2010-09-24 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| KR101138843B1 (ko) * | 2009-12-30 | 2012-05-15 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JP2013171895A (ja) * | 2012-02-20 | 2013-09-02 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
| KR20170069588A (ko) * | 2015-12-11 | 2017-06-21 | 삼성전자주식회사 | 자기 저항 메모리 소자 및 그 제조 방법 |
-
1995
- 1995-09-13 JP JP7235362A patent/JPH0982904A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19948571A1 (de) * | 1999-10-08 | 2001-04-19 | Infineon Technologies Ag | Speicheranordnung |
| WO2001027974A3 (de) * | 1999-10-08 | 2001-10-18 | Infineon Technologies Ag | Dram mit bitleitungen in zwei metallisierungsebenen |
| US6624461B1 (en) | 1999-10-08 | 2003-09-23 | Infineon Technologies Aktiengesellschaft | Memory device |
| JP2005129794A (ja) * | 2003-10-24 | 2005-05-19 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| KR101138843B1 (ko) * | 2009-12-30 | 2012-05-15 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| JP2010212740A (ja) * | 2010-07-01 | 2010-09-24 | Fujitsu Semiconductor Ltd | 半導体装置及びその製造方法 |
| JP2013171895A (ja) * | 2012-02-20 | 2013-09-02 | Semiconductor Energy Lab Co Ltd | 半導体メモリ装置およびその駆動方法 |
| KR20170069588A (ko) * | 2015-12-11 | 2017-06-21 | 삼성전자주식회사 | 자기 저항 메모리 소자 및 그 제조 방법 |
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