JPH04342137A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04342137A JPH04342137A JP14133291A JP14133291A JPH04342137A JP H04342137 A JPH04342137 A JP H04342137A JP 14133291 A JP14133291 A JP 14133291A JP 14133291 A JP14133291 A JP 14133291A JP H04342137 A JPH04342137 A JP H04342137A
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- JP
- Japan
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- chip
- wiring layer
- integrated circuit
- circuit device
- semiconductor integrated
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 26
- 239000002184 metal Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims 8
- 239000013039 cover film Substances 0.000 abstract description 14
- 229920005989 resin Polymers 0.000 abstract description 9
- 239000011347 resin Substances 0.000 abstract description 9
- 238000010008 shearing Methods 0.000 abstract 1
- 239000010408 film Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 2
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路装置に関
し、特に半導体チップコーナー部のレイアウトに改良を
加えた半導体集積回路装置に関する。
し、特に半導体チップコーナー部のレイアウトに改良を
加えた半導体集積回路装置に関する。
【０００２】
【従来の技術】半導体集積回路装置は１枚のウェハ上に
多数のチップを形成し、ダイシングによって個々のチッ
プに分離するものであるため、ダイシングの都合上、そ
の他の制限によりチップは四角形に形成される。
多数のチップを形成し、ダイシングによって個々のチッ
プに分離するものであるため、ダイシングの都合上、そ
の他の制限によりチップは四角形に形成される。
【０００３】上記四角形チップの限られた領域の中にト
ランジスタや容量などの素子と配線が形成されるのであ
るが、現在量産されている半導体集積回路装置の中で最
も集積度の高いものの１つである４Ｍ ｂｉｔ Ｄ
ＲＡＭでは、８０ｍｍ２ 程度の領域に８Ｍ個以上のト
ランジスタや容量などの素子と配線を形成しなけばなら
ないので、素子が微小化されるとともに配線も薄膜化、
細線化されている。そして、チップの領域を有効かつ最
大限に利用するためにウェハ上に形成される素子のパタ
ーンは四角形を基本としており、また配線層も、図２に
示されるように、チップ１の外形に沿った方向に敷設さ
れる。
ランジスタや容量などの素子と配線が形成されるのであ
るが、現在量産されている半導体集積回路装置の中で最
も集積度の高いものの１つである４Ｍ ｂｉｔ Ｄ
ＲＡＭでは、８０ｍｍ２ 程度の領域に８Ｍ個以上のト
ランジスタや容量などの素子と配線を形成しなけばなら
ないので、素子が微小化されるとともに配線も薄膜化、
細線化されている。そして、チップの領域を有効かつ最
大限に利用するためにウェハ上に形成される素子のパタ
ーンは四角形を基本としており、また配線層も、図２に
示されるように、チップ１の外形に沿った方向に敷設さ
れる。
【０００４】そして、図２のＸ−Ｙ線断面図である図３
に示されるように、最上層のＡｌ配線層２上にはＳｉＯ
Ｎ膜等からなるカバー膜６が施され、最後にチップ１は
エポキシ樹脂等からなるモールド樹脂７にて封止される
。
に示されるように、最上層のＡｌ配線層２上にはＳｉＯ
Ｎ膜等からなるカバー膜６が施され、最後にチップ１は
エポキシ樹脂等からなるモールド樹脂７にて封止される
。
【０００５】
【発明が解決しようとする課題】上述した従来の半導体
集積回路装置では、最上層のＡｌ配線が、カバー膜、モ
ールド樹脂で被覆された構造になされているが、表１に
示すように、Ａｌ、ＳｉＯＮ、エポキシ樹脂はそれぞれ
違った熱膨張係数をもっており、表２に示すＭＩＬ−Ｓ
ＴＤ温度サイクルテストを１０サイクル以上行うと以下
のような不良が発生することがある。
集積回路装置では、最上層のＡｌ配線が、カバー膜、モ
ールド樹脂で被覆された構造になされているが、表１に
示すように、Ａｌ、ＳｉＯＮ、エポキシ樹脂はそれぞれ
違った熱膨張係数をもっており、表２に示すＭＩＬ−Ｓ
ＴＤ温度サイクルテストを１０サイクル以上行うと以下
のような不良が発生することがある。
【０００６】
【表１】
【０００７】
【表２】
【０００８】熱膨張係数の大きいモールド樹脂は前記温
度サイクル試験時に膨張、収縮を繰り返すが、モールド
樹脂下のカバー膜（ＳｉＯＮ膜）は熱膨張係数が小さい
ため殆ど動かない。そのためカバー膜にはモールド樹脂
によって図３中のＣ点において応力が加わる。
度サイクル試験時に膨張、収縮を繰り返すが、モールド
樹脂下のカバー膜（ＳｉＯＮ膜）は熱膨張係数が小さい
ため殆ど動かない。そのためカバー膜にはモールド樹脂
によって図３中のＣ点において応力が加わる。
【０００９】この応力はチップセンターからの距離に比
例して大きくなるため、図２に示した従来の半導体チッ
プのレイアウトでは、チップセンターから最も遠いチッ
プコーナーを走るＡｌ配線層上において応力は最大とな
る。而して、Ａｌ配線層上のカバー膜に加わる応力の方
向はチップコーナー部以外ではＡｌ配線層敷設方向とほ
ぼ直交しているのに対しチップコーナー部では敷設方向
に平行に近くなっている。そのため、コーナー部以外で
はカバー膜の凹部がモールド樹脂のずれを止めるストッ
パとして働くが、応力が斜めに加わるチップコーナー部
では、モールド樹脂のずれを止めるストッパとしての効
果は低くなる。そして、配線が直角に折れているコーナ
ー部では垂直配線部Ａにおけるストッパ作用の結果生じ
た応力が、水平配線部Ｂにおいてせん断応力として働く
ため、この部分でカバー膜にクラックが入るようになり
、そのため図４に示すように、Ａｌ配線層のパターンに
くずれが発生する。このような配線パターンのくずれは
、配線層の薄膜化、細線化が進むほど起こり易くなるの
で、高密度集積回路においては重大な問題となる。
例して大きくなるため、図２に示した従来の半導体チッ
プのレイアウトでは、チップセンターから最も遠いチッ
プコーナーを走るＡｌ配線層上において応力は最大とな
る。而して、Ａｌ配線層上のカバー膜に加わる応力の方
向はチップコーナー部以外ではＡｌ配線層敷設方向とほ
ぼ直交しているのに対しチップコーナー部では敷設方向
に平行に近くなっている。そのため、コーナー部以外で
はカバー膜の凹部がモールド樹脂のずれを止めるストッ
パとして働くが、応力が斜めに加わるチップコーナー部
では、モールド樹脂のずれを止めるストッパとしての効
果は低くなる。そして、配線が直角に折れているコーナ
ー部では垂直配線部Ａにおけるストッパ作用の結果生じ
た応力が、水平配線部Ｂにおいてせん断応力として働く
ため、この部分でカバー膜にクラックが入るようになり
、そのため図４に示すように、Ａｌ配線層のパターンに
くずれが発生する。このような配線パターンのくずれは
、配線層の薄膜化、細線化が進むほど起こり易くなるの
で、高密度集積回路においては重大な問題となる。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
装置においては半導体チップのコーナー部の金属配線が
チップ外形に対して傾いて敷設される。あるいは、チッ
プコーナーでの配線層は弧状に形成される。
装置においては半導体チップのコーナー部の金属配線が
チップ外形に対して傾いて敷設される。あるいは、チッ
プコーナーでの配線層は弧状に形成される。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の一の実施例を示すレイアウ
ト図である。同図に示されるようにチップコーナー部以
外ではＡｌ配線層１はチップ外形線と並行に敷設される
がチップコーナー部ではチップ外形線に対して傾いて敷
設される。そして、この配線層は、チップ中央部とチッ
プコーナーとを結ぶ線と直交するように敷設されている
。
て説明する。図１は本発明の一の実施例を示すレイアウ
ト図である。同図に示されるようにチップコーナー部以
外ではＡｌ配線層１はチップ外形線と並行に敷設される
がチップコーナー部ではチップ外形線に対して傾いて敷
設される。そして、この配線層は、チップ中央部とチッ
プコーナーとを結ぶ線と直交するように敷設されている
。
【００１２】本実施例では、Ａｌ配線層を上記のように
敷設したことによって生じたチップコーナー部の空き領
域には、品名表示３、トランジスタの特性を測定するた
めの単体トランジスタ４、各工程での寸法チェックのた
めのパターン５等の半導体集積回路装置の特性に直接関
係のないパターンが配置されている。
敷設したことによって生じたチップコーナー部の空き領
域には、品名表示３、トランジスタの特性を測定するた
めの単体トランジスタ４、各工程での寸法チェックのた
めのパターン５等の半導体集積回路装置の特性に直接関
係のないパターンが配置されている。
【００１３】図示されてはいないが、これらパターンや
配線層は、ＳｉＯＮカバー膜で被覆される。
配線層は、ＳｉＯＮカバー膜で被覆される。
【００１４】上記実施例ではチップコーナー部での配線
層は直線状に形成されていたがこれを一個所乃至数個所
で曲がる折線形状とすることができる。その場合、各折
線部分に立てた垂線はチップ中央を通るようになされる
。また、チップコーナー部の配線層を円弧状としてもよ
い。その場合もその円弧に立てた法線がチップセンター
を通るようにすることが望ましい。また、カバー膜には
ＳｉＯＮ膜に代えてＳｉ３ Ｎ４ 膜等の通常使用され
ている膜を使用することができる。
層は直線状に形成されていたがこれを一個所乃至数個所
で曲がる折線形状とすることができる。その場合、各折
線部分に立てた垂線はチップ中央を通るようになされる
。また、チップコーナー部の配線層を円弧状としてもよ
い。その場合もその円弧に立てた法線がチップセンター
を通るようにすることが望ましい。また、カバー膜には
ＳｉＯＮ膜に代えてＳｉ３ Ｎ４ 膜等の通常使用され
ている膜を使用することができる。
【００１５】
【発明の効果】以上説明したように、本発明の半導体集
積回路装置は、チップコーナー部において金属配線層の
敷設方向と直交する線がチップの中央部を通るようにし
たものであるので、本発明によれば、温度サイクル時に
チップコーナーにおいてカバー膜に加わるせん断応力を
緩和することができる。従って、本発明によれば、カバ
ー膜がせん断されることが抑止されその下層の金属配線
層が破壊されることが防止される。
積回路装置は、チップコーナー部において金属配線層の
敷設方向と直交する線がチップの中央部を通るようにし
たものであるので、本発明によれば、温度サイクル時に
チップコーナーにおいてカバー膜に加わるせん断応力を
緩和することができる。従って、本発明によれば、カバ
ー膜がせん断されることが抑止されその下層の金属配線
層が破壊されることが防止される。
【図１】 本発明の一実施例を示すレイアウト図。
【図２】 従来例のレイアウト図。
【図３】 図２のＸ−Ｙ線断面図。
【図４】 従来例の問題点を説明するための平面図。
１…チップ、 ２…Ａｌ配線層、 ３…品
名表示、 ４…単体トランジスタ、 ５…
寸法チェックパターン、 ６…カバー膜、
７…モールド樹脂。
名表示、 ４…単体トランジスタ、 ５…
寸法チェックパターン、 ６…カバー膜、
７…モールド樹脂。
Claims (3)
- 【請求項１】 半導体基板内に複数の素子が作り込ま
れ半導体基板上に金属配線層が形成されている半導体集
積回路装置において、半導体基板のコーナー部における
金属配線層は基板の外形線に対し傾いて敷設されている
ことを特徴とする半導体集積回路装置。 - 【請求項２】 半導体基板内に複数の素子が作り込ま
れ半導体基板上に金属配線層が形成されている半導体集
積回路装置において、半導体基板のコーナー部における
金属配線層は弧状に形成されていることを特徴とする半
導体集積回路装置。 - 【請求項３】 半導体基板のコーナー部に形成された
前記金属配線層に立てた垂線または法線が前記半導体基
板の中央部を通っている請求項１または２記載の半導体
集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14133291A JPH04342137A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14133291A JPH04342137A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342137A true JPH04342137A (ja) | 1992-11-27 |
Family
ID=15289489
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14133291A Pending JPH04342137A (ja) | 1991-05-17 | 1991-05-17 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04342137A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0707341A1 (en) * | 1994-10-06 | 1996-04-17 | Altera Corporation | Integrated circuit die comprising of metal patterns at the corners |
| JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601859A (ja) * | 1983-06-17 | 1985-01-08 | Fujitsu Ltd | 樹脂封止型半導体装置 |
-
1991
- 1991-05-17 JP JP14133291A patent/JPH04342137A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS601859A (ja) * | 1983-06-17 | 1985-01-08 | Fujitsu Ltd | 樹脂封止型半導体装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0707341A1 (en) * | 1994-10-06 | 1996-04-17 | Altera Corporation | Integrated circuit die comprising of metal patterns at the corners |
| US5572067A (en) * | 1994-10-06 | 1996-11-05 | Altera Corporation | Sacrificial corner structures |
| JPH1064901A (ja) * | 1996-07-18 | 1998-03-06 | Samsung Electron Co Ltd | 半導体チップパッケージ素子 |
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