JPH04342326A - ラッチ回路装置 - Google Patents
ラッチ回路装置Info
- Publication number
- JPH04342326A JPH04342326A JP11478291A JP11478291A JPH04342326A JP H04342326 A JPH04342326 A JP H04342326A JP 11478291 A JP11478291 A JP 11478291A JP 11478291 A JP11478291 A JP 11478291A JP H04342326 A JPH04342326 A JP H04342326A
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- JP
- Japan
- Prior art keywords
- data
- latch
- latch circuit
- circuit device
- selector
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は多重化されたデータのラ
ッチ回路装置に関する。
ッチ回路装置に関する。
【０００２】
【従来の技術】ディジタル通信においては多数のデータ
を多重して伝送する。これらのデータの総てをラッチし
て監視するのは、これを実現する回路の規模が大きくな
りすぎ現実的ではないので、いずれかのデータを択一的
に保持し、この内容を監視するようにしている。即ちラ
ッチ回路に監視対象データをラッチし、これを監視する
のである。
を多重して伝送する。これらのデータの総てをラッチし
て監視するのは、これを実現する回路の規模が大きくな
りすぎ現実的ではないので、いずれかのデータを択一的
に保持し、この内容を監視するようにしている。即ちラ
ッチ回路に監視対象データをラッチし、これを監視する
のである。
【０００３】図２は従来のラッチ回路装置の構成を示す
ブロック図である。ｎ重化したデータＭＤＡＴＡ はラ
ッチ回路１１，１２，１３…１ｎのデータ入力端子に与
えられるようになっており、多重化されたデータ夫々の
特定のタイムスロットにある信号を用いるか又はそれか
ら作成されたラッチパルスＬＰ１，ＬＰ２，ＬＰ３ …
ＬＰｎ はラッチ回路１１，１２，１３…１ｎのラッチ
パルス入力端子に与えられるようになっており、これら
ラッチパルスＬＰ１，ＬＰ２，ＬＰ３ …ＬＰｎ 夫々
の入力によって多重化されたデータのうちの対応するデ
ータが夫々ラッチ回路１１，１２，１３…１ｎにラッチ
されるようにしてある。
ブロック図である。ｎ重化したデータＭＤＡＴＡ はラ
ッチ回路１１，１２，１３…１ｎのデータ入力端子に与
えられるようになっており、多重化されたデータ夫々の
特定のタイムスロットにある信号を用いるか又はそれか
ら作成されたラッチパルスＬＰ１，ＬＰ２，ＬＰ３ …
ＬＰｎ はラッチ回路１１，１２，１３…１ｎのラッチ
パルス入力端子に与えられるようになっており、これら
ラッチパルスＬＰ１，ＬＰ２，ＬＰ３ …ＬＰｎ 夫々
の入力によって多重化されたデータのうちの対応するデ
ータが夫々ラッチ回路１１，１２，１３…１ｎにラッチ
されるようにしてある。
【０００４】ラッチされたデータはセレクタ３へ被選択
信号として与えられている。一方、監視対象のデータを
指定するアドレス信号ＡＤＤ はデコード部２へ与えら
れ、ここでセレクタ３のｎ入力のいずれかを選択するた
めの選択制御信号に変換され、セレクタ３へ与えられる
。セレクタ３はこれによりいずれかのデータラッチ回路
１１，１２，１３…１ｎから入力されているデータを択
一的に選択して出力する。
信号として与えられている。一方、監視対象のデータを
指定するアドレス信号ＡＤＤ はデコード部２へ与えら
れ、ここでセレクタ３のｎ入力のいずれかを選択するた
めの選択制御信号に変換され、セレクタ３へ与えられる
。セレクタ３はこれによりいずれかのデータラッチ回路
１１，１２，１３…１ｎから入力されているデータを択
一的に選択して出力する。
【０００５】
【発明が解決しようとする課題】このような従来のラッ
チ回路装置においては多重化のレベルが高くなるに伴い
、これと同数のラッチ回路１１，１２，１３…を必要と
するから回路規模が大きくなる。従って設計対象のＬＳ
Ｉ にベーシックセル数の制限がある場合には許容ゲー
ト数を超えることがあるという不都合を生じる。
チ回路装置においては多重化のレベルが高くなるに伴い
、これと同数のラッチ回路１１，１２，１３…を必要と
するから回路規模が大きくなる。従って設計対象のＬＳ
Ｉ にベーシックセル数の制限がある場合には許容ゲー
ト数を超えることがあるという不都合を生じる。
【０００６】本発明はこのような不都合を解消するため
になされたものであり、ラッチすべきデータに対応する
ラッチパルスを選択する構成とすることにより、ラッチ
回路を一つにできるラッチ回路装置を提供することを目
的とする。
になされたものであり、ラッチすべきデータに対応する
ラッチパルスを選択する構成とすることにより、ラッチ
回路を一つにできるラッチ回路装置を提供することを目
的とする。
【０００７】
【課題を解決するための手段】本発明におけるラッチ回
路装置は、多重化されたデータをラッチ回路１に択一的
にラッチするラッチ回路装置において、多重化されたデ
ータ夫々のタイミングに対応づけられたラッチパルスを
被選択入力とし、ラッチすべきデータに関連する信号を
選択制御入力とするセレクタ３と、多重化されたデータ
を入力とし、前記セレクタが前記信号に基いて選択した
ラッチパルスによってデータをラッチするラッチ回路１
とを備えたことを特徴とする。
路装置は、多重化されたデータをラッチ回路１に択一的
にラッチするラッチ回路装置において、多重化されたデ
ータ夫々のタイミングに対応づけられたラッチパルスを
被選択入力とし、ラッチすべきデータに関連する信号を
選択制御入力とするセレクタ３と、多重化されたデータ
を入力とし、前記セレクタが前記信号に基いて選択した
ラッチパルスによってデータをラッチするラッチ回路１
とを備えたことを特徴とする。
【０００８】
【作用】ラッチすべきデータに関連する信号によって該
データのタイミングに対応づけられたラッチパルスがセ
レクタによって選択される。これがラッチ回路に与えら
れると該ラッチ回路では前記データがラッチされること
になる。
データのタイミングに対応づけられたラッチパルスがセ
レクタによって選択される。これがラッチ回路に与えら
れると該ラッチ回路では前記データがラッチされること
になる。
【０００９】
【実施例】以下、本発明をその実施例を示す図面に基い
て詳述する。図１は本発明のラッチ回路装置のブロック
図である。多重化されたｎチャネルのデータＭＤＡＴＡ
はラッチ回路１のデータ入力端子に与えられている。 データの夫々に対応するラッチパルスＬＰ１，ＬＰ２，
ＬＰ３ …ＬＰｎ は例えば各チャネルのデータの先頭
を示すものであり、セレクタ３に被選択信号として入力
されており、選択された一つのラッチパルスがラッチ回
路１のラッチパルス入力端子へ与えられる。
て詳述する。図１は本発明のラッチ回路装置のブロック
図である。多重化されたｎチャネルのデータＭＤＡＴＡ
はラッチ回路１のデータ入力端子に与えられている。 データの夫々に対応するラッチパルスＬＰ１，ＬＰ２，
ＬＰ３ …ＬＰｎ は例えば各チャネルのデータの先頭
を示すものであり、セレクタ３に被選択信号として入力
されており、選択された一つのラッチパルスがラッチ回
路１のラッチパルス入力端子へ与えられる。
【００１０】ラッチすべきデータ，つまり監視対象のデ
ータを指定するアドレス信号（つまりラッチしたいデー
タのチャネル番号を示す）ＡＤＤ はラッチデータ設定
レジスタ４へ入力されている。このラッチ回路装置を含
むシステムにおいて動作させるべき回路部分を指定する
アドレス信号ＳＡＤＲはデコーダ５に入力されており、
アドレス信号ＳＡＤＲがラッチデータ設定レジスタ４を
表している場合にデコーダ５が出力するデコード信号は
ラッチデータ設定レジスタ４に設定指示信号として入力
されるようにしてある。
ータを指定するアドレス信号（つまりラッチしたいデー
タのチャネル番号を示す）ＡＤＤ はラッチデータ設定
レジスタ４へ入力されている。このラッチ回路装置を含
むシステムにおいて動作させるべき回路部分を指定する
アドレス信号ＳＡＤＲはデコーダ５に入力されており、
アドレス信号ＳＡＤＲがラッチデータ設定レジスタ４を
表している場合にデコーダ５が出力するデコード信号は
ラッチデータ設定レジスタ４に設定指示信号として入力
されるようにしてある。
【００１１】この指示信号が入力されるとラッチデータ
設定レジスタ４は入力されたアドレス信号ＡＤＤ をこ
こに設定する。設定されたアドレス信号ＡＤＤ はデコ
ード部２へ出力され、デコード部２出力はセレクタ３へ
選択制御信号として与えられる。セレクタ３は選択制御
信号に対応する入力信号，つまりラッチパルスを択一的
に選択してラッチ回路１へ出力する。
設定レジスタ４は入力されたアドレス信号ＡＤＤ をこ
こに設定する。設定されたアドレス信号ＡＤＤ はデコ
ード部２へ出力され、デコード部２出力はセレクタ３へ
選択制御信号として与えられる。セレクタ３は選択制御
信号に対応する入力信号，つまりラッチパルスを択一的
に選択してラッチ回路１へ出力する。
【００１２】以上の如き本発明のラッチ回路装置におい
てはラッチすべきデータに対応するアドレス信号ＡＤＤ
を与える共に、ラッチデータ設定レジスタ４を指示す
るアドレス信号ＳＡＤＲを与えると、デコーダ５出力に
よってラッチデータ設定レジスタ４がイネーブル状態と
なって、アドレス信号ＡＤＤ がラッチデータ設定レジ
スタ４に設定され、これがデコード部２によってデコー
ドされ、セレクタ３に与えられる。
てはラッチすべきデータに対応するアドレス信号ＡＤＤ
を与える共に、ラッチデータ設定レジスタ４を指示す
るアドレス信号ＳＡＤＲを与えると、デコーダ５出力に
よってラッチデータ設定レジスタ４がイネーブル状態と
なって、アドレス信号ＡＤＤ がラッチデータ設定レジ
スタ４に設定され、これがデコード部２によってデコー
ドされ、セレクタ３に与えられる。
【００１３】これによって前記データに対応するラッチ
パルスＬＰ１，ＬＰ２，ＬＰ３ …又はＬＰｎ がセレ
クタ３によって選択出力され、これによってラッチ対象
データがラッチ回路１に設定される。ラッチ回路１に設
定されたデータは所要の回路部へ与えられる。
パルスＬＰ１，ＬＰ２，ＬＰ３ …又はＬＰｎ がセレ
クタ３によって選択出力され、これによってラッチ対象
データがラッチ回路１に設定される。ラッチ回路１に設
定されたデータは所要の回路部へ与えられる。
【００１４】
【発明の効果】以上の如き本発明装置による場合はチャ
ネル数の多少に拘らずラッチ回路が一つでよく、従って
多重化のレベルが高くなってもＬＳＩ 化する上でゲー
ト数又はベーシックセル数上の制約を受けることがない
という利点が得られる。
ネル数の多少に拘らずラッチ回路が一つでよく、従って
多重化のレベルが高くなってもＬＳＩ 化する上でゲー
ト数又はベーシックセル数上の制約を受けることがない
という利点が得られる。
【図１】本発明のラッチ回路装置のブロック図である。
【図２】従来のラッチ回路装置のブロック図である。
１ ラッチ回路
２ デコード部
３ セレクタ
Claims (1)
- 【請求項１】 多重化されたデータをラッチ回路（１
）に択一的にラッチするラッチ回路装置において、多重
化されたデータ夫々のタイミングに対応づけられたラッ
チパルスを被選択入力とし、ラッチすべきデータに関連
する信号を選択制御入力とするセレクタ（３）と、多重
化されたデータを入力とし、前記セレクタが前記信号に
基いて選択したラッチパルスによってデータをラッチす
るラッチ回路（１）とを備えたことを特徴とするラッチ
回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11478291A JPH04342326A (ja) | 1991-05-20 | 1991-05-20 | ラッチ回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11478291A JPH04342326A (ja) | 1991-05-20 | 1991-05-20 | ラッチ回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04342326A true JPH04342326A (ja) | 1992-11-27 |
Family
ID=14646546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11478291A Pending JPH04342326A (ja) | 1991-05-20 | 1991-05-20 | ラッチ回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04342326A (ja) |
-
1991
- 1991-05-20 JP JP11478291A patent/JPH04342326A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000808 |