JPH04343144A - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JPH04343144A JPH04343144A JP3115168A JP11516891A JPH04343144A JP H04343144 A JPH04343144 A JP H04343144A JP 3115168 A JP3115168 A JP 3115168A JP 11516891 A JP11516891 A JP 11516891A JP H04343144 A JPH04343144 A JP H04343144A
- Authority
- JP
- Japan
- Prior art keywords
- microprocessor
- execution
- memory
- unit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 38
- 238000012544 monitoring process Methods 0.000 claims abstract description 8
- 230000006870 function Effects 0.000 claims description 4
- 230000008014 freezing Effects 0.000 abstract 1
- 238000007710 freezing Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 238000001514 detection method Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はマイクロプロセッサに関
し、特に耐故障システムに応用されるマイクロプロセッ
サに関する。
し、特に耐故障システムに応用されるマイクロプロセッ
サに関する。
【０００２】
【従来の技術】従来のマイクロプロセッサによる耐故障
システムの構成には、図３に示すように、複数のマイク
ロプロセッサ３，４を用いて冗長性を持たせていた。例
えば、２つのマイクロプロセッサ３，４を監視実行モー
ドと通常実行モードとにそれぞれ指定し、通常実行モー
ドと指定されたマイクロプロセッサ４は普通の命令実行
をおこなう。監視実行モードと指定されたマイクロプロ
セッサ３は、それ自身なんら外部バスを駆動せずに、接
続された通常実行モードのマイクロプロセッサ４の出力
（アドレスバス６、データバス５、ステータス信号Ｃ）
と自分自身の出力信号（実際は出力はしない）とが一致
しているかどうかの比較を各バスサイクルごとにおこな
い続ける。不一致が検出されると、監視実行モードのマ
イクロプロセッサ３は外部にある故障関連の外部回路５
に不一致の検出を通知する。外部回路５は、不一致の信
号に従いマイクロプロセッサ３，４を外部バスから切り
離すようになっていた。
システムの構成には、図３に示すように、複数のマイク
ロプロセッサ３，４を用いて冗長性を持たせていた。例
えば、２つのマイクロプロセッサ３，４を監視実行モー
ドと通常実行モードとにそれぞれ指定し、通常実行モー
ドと指定されたマイクロプロセッサ４は普通の命令実行
をおこなう。監視実行モードと指定されたマイクロプロ
セッサ３は、それ自身なんら外部バスを駆動せずに、接
続された通常実行モードのマイクロプロセッサ４の出力
（アドレスバス６、データバス５、ステータス信号Ｃ）
と自分自身の出力信号（実際は出力はしない）とが一致
しているかどうかの比較を各バスサイクルごとにおこな
い続ける。不一致が検出されると、監視実行モードのマ
イクロプロセッサ３は外部にある故障関連の外部回路５
に不一致の検出を通知する。外部回路５は、不一致の信
号に従いマイクロプロセッサ３，４を外部バスから切り
離すようになっていた。
【０００３】
【発明が解決しようとする課題】上述した従来のマイク
ロプロセッサでは、監視実行モードのマイクロプロセッ
サが、自己の出力と通常実行モードのマイクロプロセッ
サの出力との比較による監視を各バスサイクルごとにお
こなっており、不一致が検出されると外部回路に不一致
信号を出力するようなっていたため、メモリへの書き込
みを行なうアクセスではデータの書き込み要求がでた後
に不一致の検出が起こると、メモリに不正な値のデータ
が格納されてしまうという問題点があった。
ロプロセッサでは、監視実行モードのマイクロプロセッ
サが、自己の出力と通常実行モードのマイクロプロセッ
サの出力との比較による監視を各バスサイクルごとにお
こなっており、不一致が検出されると外部回路に不一致
信号を出力するようなっていたため、メモリへの書き込
みを行なうアクセスではデータの書き込み要求がでた後
に不一致の検出が起こると、メモリに不正な値のデータ
が格納されてしまうという問題点があった。
【０００４】
【課題を解決するための手段】本発明のマイクロプロセ
ッサは、同一のマイクロプロセッサである第一および第
二のマイクロプロセッサを並列に動作させ、前記第一の
マイクロプロセッサはオペレーションを実行する主プロ
セッサとして動作し、前記第二のマイクロプロセッサは
自己の出力と前記第一のマイクロプロセッサの出力との
比較を行ない不一致を検出すると不一致信号を出力する
監視用プロセッサとして動作する耐故障システム用のマ
イクロプロセッサにおいて、前記第一および第二のマイ
クロプロセッサは前記比較を行ない不一致を検出すると
前記不一致信号を出力する比較機能を有するバス制御ユ
ニットと、前記オペレーションを実行する実行ユニット
の実行結果出力を格納しこの実行ユニットが次のオペレ
ーションを開始するとき出力する次オペレーション実行
信号を受けたとき格納した前記実行結果出力を出力する
バッファメモリを有するメモリユニットとを備えて構成
されている。
ッサは、同一のマイクロプロセッサである第一および第
二のマイクロプロセッサを並列に動作させ、前記第一の
マイクロプロセッサはオペレーションを実行する主プロ
セッサとして動作し、前記第二のマイクロプロセッサは
自己の出力と前記第一のマイクロプロセッサの出力との
比較を行ない不一致を検出すると不一致信号を出力する
監視用プロセッサとして動作する耐故障システム用のマ
イクロプロセッサにおいて、前記第一および第二のマイ
クロプロセッサは前記比較を行ない不一致を検出すると
前記不一致信号を出力する比較機能を有するバス制御ユ
ニットと、前記オペレーションを実行する実行ユニット
の実行結果出力を格納しこの実行ユニットが次のオペレ
ーションを開始するとき出力する次オペレーション実行
信号を受けたとき格納した前記実行結果出力を出力する
バッファメモリを有するメモリユニットとを備えて構成
されている。
【０００５】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【０００６】図１は本発明のマイクロプロセッサの一実
施例を示すブロック図である。
施例を示すブロック図である。
【０００７】本実施例のマイクロプロセッサ１は、図１
に示すように、バス制御ユニット（ＢＣＵ）１１と、命
令デコードユニット１２と、実行ユニット（ＥＸＵ）１
３と、メモリユニット１４とを備えて構成されている。
に示すように、バス制御ユニット（ＢＣＵ）１１と、命
令デコードユニット１２と、実行ユニット（ＥＸＵ）１
３と、メモリユニット１４とを備えて構成されている。
【０００８】メモリユニット１４は、データ用のバッフ
ァメモリ１５と、アドレス用のバッファメモリ１６を有
して構成されている。
ァメモリ１５と、アドレス用のバッファメモリ１６を有
して構成されている。
【０００９】次に、本実施例の動作について説明する。
【００１０】図２は、本実施例のマイクロプロセッサ１
，２で構成した耐故障システムの一例を示すブロック図
である。図２において、従来のマイクロプロセッサ３，
４が本実施例のマイクロプロセッサ１，２に代った他は
、図３に示す前述の従来の技術の例で示したものと共通
のものであり、説明が重複するので細部については省略
する。
，２で構成した耐故障システムの一例を示すブロック図
である。図２において、従来のマイクロプロセッサ３，
４が本実施例のマイクロプロセッサ１，２に代った他は
、図３に示す前述の従来の技術の例で示したものと共通
のものであり、説明が重複するので細部については省略
する。
【００１１】ＢＣＵ１１は、マイクロプロセッサ１の内
部バスと外部バスであるデータバス６およびアドレスバ
ス７とのインタフェースを取るユニットであり、他のユ
ニッとから送られてくる実アドレスでのアクセス要求に
したがってメモリやＩ／Ｏをアクセスする。また、耐故
障システムを構成しているときの監視実行モードで動作
している場合、アドレス、データおよびステータスの比
較動作を行なう機能を有している。この場合、自己の出
力と外部バスを介して入力されるオペレーション実行中
の通常実行モードのマイクロプロセッサの出力とを比較
し、不一致を検出すれば不一致信号を外部回路５に出力
する。
部バスと外部バスであるデータバス６およびアドレスバ
ス７とのインタフェースを取るユニットであり、他のユ
ニッとから送られてくる実アドレスでのアクセス要求に
したがってメモリやＩ／Ｏをアクセスする。また、耐故
障システムを構成しているときの監視実行モードで動作
している場合、アドレス、データおよびステータスの比
較動作を行なう機能を有している。この場合、自己の出
力と外部バスを介して入力されるオペレーション実行中
の通常実行モードのマイクロプロセッサの出力とを比較
し、不一致を検出すれば不一致信号を外部回路５に出力
する。
【００１２】ＥＸＵ１３は、実際にオペレーション命令
を実行するユニットである。命令デコードユニット１２
でデコードされたオペレーション命令と、その実行に必
要なデータとが揃った時点で動作を開始する。実行結果
は、ＢＣＵ１１を介して監視実行モードのマイクロプロ
セッサ１にたいして出力される。同時にメモリユニット
１４内のバッファメモリ１５，１６にもそれぞれ出力さ
れ、バッファメモリ１５，１６はこの実行結果を格納す
る。次に、ＥＸＵ１３は、次のオペレーション命令と、
その実行に必要なデータとが揃った時点、すなわち、次
のオペレーションの動作開始時点でメモリユニット１４
に対し、次オペレーション実行信号ＮＥを出力する。
を実行するユニットである。命令デコードユニット１２
でデコードされたオペレーション命令と、その実行に必
要なデータとが揃った時点で動作を開始する。実行結果
は、ＢＣＵ１１を介して監視実行モードのマイクロプロ
セッサ１にたいして出力される。同時にメモリユニット
１４内のバッファメモリ１５，１６にもそれぞれ出力さ
れ、バッファメモリ１５，１６はこの実行結果を格納す
る。次に、ＥＸＵ１３は、次のオペレーション命令と、
その実行に必要なデータとが揃った時点、すなわち、次
のオペレーションの動作開始時点でメモリユニット１４
に対し、次オペレーション実行信号ＮＥを出力する。
【００１３】メモリユニット１４は、ＥＸＵ１３から次
オペレーション実行信号ＮＥを受けた時点で、バッファ
メモリ１５，１６に格納されていた前のオペレーション
の実行結果を外部のバスであるデータバス６およびアド
レスバス７にそれぞれ出力する。
オペレーション実行信号ＮＥを受けた時点で、バッファ
メモリ１５，１６に格納されていた前のオペレーション
の実行結果を外部のバスであるデータバス６およびアド
レスバス７にそれぞれ出力する。
【００１４】ここで、監視実行モードのマイクロプロセ
ッサ１が、自己の出力と通常実行モードのマイクロプロ
セッサ２の出力とを比較し、不一致を検出し、不一致信
号を外部回路５に出力して、両方のマイクロプロセッサ
１，２の動作を凍結したとする。この場合、マイクロプ
ロセッサ２の誤動作の時点での出力結果は、上記のよう
にメモリユニット１４内のバッファメモリ１５，１６に
格納されている。しかし、マイクロプロセッサ１，２の
動作は凍結されており、したがって、次オペレーション
実行信号ＮＥは出力されないので、格納された実行結果
は外部には出力されない。したがって、メモリに対する
書込みを行なうアクセス等でデータを格納するという要
求がでた後に不一致の検出が発生する場合にも、メモリ
に不正な値のデータを格納するという不具合を防止でき
るので、メモリを保護することができる。
ッサ１が、自己の出力と通常実行モードのマイクロプロ
セッサ２の出力とを比較し、不一致を検出し、不一致信
号を外部回路５に出力して、両方のマイクロプロセッサ
１，２の動作を凍結したとする。この場合、マイクロプ
ロセッサ２の誤動作の時点での出力結果は、上記のよう
にメモリユニット１４内のバッファメモリ１５，１６に
格納されている。しかし、マイクロプロセッサ１，２の
動作は凍結されており、したがって、次オペレーション
実行信号ＮＥは出力されないので、格納された実行結果
は外部には出力されない。したがって、メモリに対する
書込みを行なうアクセス等でデータを格納するという要
求がでた後に不一致の検出が発生する場合にも、メモリ
に不正な値のデータを格納するという不具合を防止でき
るので、メモリを保護することができる。
【００１５】
【発明の効果】以上説明したように、本発明のマイクロ
プロセッサは、不一致信号を出力する比較機能を有する
バス制御ユニットと、実行ユニットの実行結果出力を格
納し、次オペレーション実行信号を受けたとき格納した
実行結果出力を出力するバッファメモリを有するメモリ
ユニットとを備えることにより、バッファメモリに格納
された不一致検出によるマイクロプロセッサの動作凍結
時点での誤動作した実行結果出力は外部には出力されな
いため、メモリに不正な値のデータを格納するという不
具合を防止できるのでメモリを保護することができると
いう効果を有している。
プロセッサは、不一致信号を出力する比較機能を有する
バス制御ユニットと、実行ユニットの実行結果出力を格
納し、次オペレーション実行信号を受けたとき格納した
実行結果出力を出力するバッファメモリを有するメモリ
ユニットとを備えることにより、バッファメモリに格納
された不一致検出によるマイクロプロセッサの動作凍結
時点での誤動作した実行結果出力は外部には出力されな
いため、メモリに不正な値のデータを格納するという不
具合を防止できるのでメモリを保護することができると
いう効果を有している。
【図１】本発明のマイクロプロセッサの一実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例のマイクロプロセッサを用いた耐故障
システムの一例を示すブロック図である。
システムの一例を示すブロック図である。
【図３】従来のマイクロプロセッサを用いた耐故障シス
テムの一例を示すブロック図である。
テムの一例を示すブロック図である。
１〜４ マイクロプロセッサ
５ 外部回路
６ データバス
７ アドレスバス
１１ バス制御ユニット（ＢＣＵ）１２
命令デコードユニット １３ 実行ユニット（ＥＸＵ） １４ メモリユニット １５，１６ バッファメモリ
命令デコードユニット １３ 実行ユニット（ＥＸＵ） １４ メモリユニット １５，１６ バッファメモリ
Claims (1)
- 【請求項１】 同一のマイクロプロセッサである第一
および第二のマイクロプロセッサを並列に動作させ、前
記第一のマイクロプロセッサはオペレーションを実行す
る主プロセッサとして動作し、前記第二のマイクロプロ
セッサは自己の出力と前記第一のマイクロプロセッサの
出力との比較を行ない不一致を検出すると不一致信号を
出力する監視用プロセッサとして動作する耐故障システ
ム用のマイクロプロセッサにおいて、前記第一および第
二のマイクロプロセッサは前記比較を行ない不一致を検
出すると前記不一致信号を出力する比較機能を有するバ
ス制御ユニットと、前記オペレーションを実行する実行
ユニットの実行結果出力を格納しこの実行ユニットが次
のオペレーションを開始するとき出力する次オペレーシ
ョン実行信号を受けたとき格納した前記実行結果出力を
出力するバッファメモリを有するメモリユニットとを備
えることを特徴とするマイクロプロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115168A JPH04343144A (ja) | 1991-05-21 | 1991-05-21 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3115168A JPH04343144A (ja) | 1991-05-21 | 1991-05-21 | マイクロプロセッサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04343144A true JPH04343144A (ja) | 1992-11-30 |
Family
ID=14656028
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3115168A Pending JPH04343144A (ja) | 1991-05-21 | 1991-05-21 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04343144A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200490A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｍｐｕ |
-
1991
- 1991-05-21 JP JP3115168A patent/JPH04343144A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07200490A (ja) * | 1993-12-28 | 1995-08-04 | Nec Corp | Ｍｐｕ |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4366535A (en) | Modular signal-processing system | |
| JP7351933B2 (ja) | エラーリカバリ方法及び装置 | |
| JPH0773059A (ja) | フォールトトレラント型コンピュータシステム | |
| JPS6259822B2 (ja) | ||
| JPH02135536A (ja) | チエツクポイント再試行機構 | |
| JPH02202638A (ja) | 多重プロセッサを備えたフォールトトレラントなコンピュータシステム | |
| JP2586138B2 (ja) | マイクロプロセッサ | |
| US7500021B2 (en) | Operation mode control circuit, microcomputer including the same, and control system using the microcomputer | |
| JP3723243B2 (ja) | プロセッサ装置及びその制御方法 | |
| JPH04343144A (ja) | マイクロプロセッサ | |
| JP3239935B2 (ja) | 密結合マルチプロセッサシステムの制御方法、密結合マルチプロセッサシステム及びその記録媒体 | |
| US5182754A (en) | Microprocessor having improved functional redundancy monitor mode arrangement | |
| JPS6049952B2 (ja) | メモリ制御装置のビジ−制御方式 | |
| JP2569693B2 (ja) | マイクロコンピュータ | |
| JPS6239792B2 (ja) | ||
| JPH05108493A (ja) | メモリ制御方式 | |
| JP4474614B2 (ja) | 多重化システム | |
| JPS61160144A (ja) | エミユレ−シヨン方式 | |
| JPH0341538A (ja) | 主記憶装置 | |
| JP3012402B2 (ja) | 情報処理システム | |
| JPH02173852A (ja) | バス診断装置 | |
| JPH07287694A (ja) | 多重化処理システムおよびメモリ同期制御方法 | |
| JPH08305637A (ja) | 記憶装置 | |
| JPH05204771A (ja) | メモリ制御システム | |
| JPS61256458A (ja) | 情報転送方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010417 |