JPH07200490A - Ｍｐｕ - Google Patents
ＭｐｕInfo
- Publication number
- JPH07200490A JPH07200490A JP5349277A JP34927793A JPH07200490A JP H07200490 A JPH07200490 A JP H07200490A JP 5349277 A JP5349277 A JP 5349277A JP 34927793 A JP34927793 A JP 34927793A JP H07200490 A JPH07200490 A JP H07200490A
- Authority
- JP
- Japan
- Prior art keywords
- cpu
- mpu
- instruction code
- cpus
- cache
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims description 10
- 238000000034 method Methods 0.000 abstract description 11
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
- Microcomputers (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【目的】 ＭＰＵの処理速度を速くすることを目的とす
る。 【構成】 ＭＰＵ１内において、第１ＣＰＵ２ａ，第２
ＣＰＵ２ｂ・・・第ｎＣＰＵ２ｃが、それぞれ接続する
第１キャッシュ３ａ，第２キャッシュ３ｂ・・・第ｎキ
ャッシュ３ｃを介して内部バス５に接続し有している。
そして、内部バス調停部４の内部バス５の制御により、
第１ＣＰＵ２ａ，第２ＣＰＵ２ｂ・・・第ｎＣＰＵ２ｃ
を用いて、ＭＰＵ１に接続している主記憶部６内の複数
のプログラムを同時に実行する。
る。 【構成】 ＭＰＵ１内において、第１ＣＰＵ２ａ，第２
ＣＰＵ２ｂ・・・第ｎＣＰＵ２ｃが、それぞれ接続する
第１キャッシュ３ａ，第２キャッシュ３ｂ・・・第ｎキ
ャッシュ３ｃを介して内部バス５に接続し有している。
そして、内部バス調停部４の内部バス５の制御により、
第１ＣＰＵ２ａ，第２ＣＰＵ２ｂ・・・第ｎＣＰＵ２ｃ
を用いて、ＭＰＵ１に接続している主記憶部６内の複数
のプログラムを同時に実行する。
Description
【０００１】
【産業上の利用分野】この発明は、演算処理部を有する
ＭＰＵに関する。
ＭＰＵに関する。
【０００２】
【従来の技術】ＭＰＵは、演算処理部とレジスタとバッ
ファとこれらの動作を制御する制御部とから構成され、
外部に設けられている主記憶部に格納されているプログ
ラムを実行する。主記憶部に格納されているプログラム
は、まず、制御部の制御のもとにバッファに取り込まれ
次いでレジスタに運ばれ、このレジスタに格納されたプ
ログラムが演算処理部で実行処理される。
ファとこれらの動作を制御する制御部とから構成され、
外部に設けられている主記憶部に格納されているプログ
ラムを実行する。主記憶部に格納されているプログラム
は、まず、制御部の制御のもとにバッファに取り込まれ
次いでレジスタに運ばれ、このレジスタに格納されたプ
ログラムが演算処理部で実行処理される。
【０００３】
【発明が解決しようとする課題】従来は以上のように構
成されていたので、１つのＭＰＵが、１度に１つの処理
しかできず、処理能力が低いという問題があった。
成されていたので、１つのＭＰＵが、１度に１つの処理
しかできず、処理能力が低いという問題があった。
【０００４】この発明は、以上のような問題点を解消す
るためになされたものであり、ＭＰＵの処理速度を速く
することを目的とする。
るためになされたものであり、ＭＰＵの処理速度を速く
することを目的とする。
【０００５】
【課題を解決するための手段】この発明のＭＰＵは、演
算処理部とレジスタとバッファとこれらの動作を制御す
る制御部となどから構成された複数のＣＰＵと、それら
ＣＰＵにそれぞれ対応する複数のキャッシュメモリと、
このＣＰＵのアクセス権の調停を行う内部バス調停部
と、ＣＰＵをキャッシュメモリを介してバス調停部に接
続する内部バスとから構成されていることを特徴とす
る。また、演算処理部とレジスタとバッファとこれらの
動作を制御する制御部となどから構成された複数のＣＰ
Ｕと、それらＣＰＵにそれぞれ対応する複数のキャッシ
ュメモリと、ＣＰＵへ同時に同一のデータを転送し、そ
の処理結果を比較する内部バス調停部と、ＣＰＵをキャ
ッシュメモリを介してバス調停部に接続する内部バスと
から構成されていることを特徴とする。
算処理部とレジスタとバッファとこれらの動作を制御す
る制御部となどから構成された複数のＣＰＵと、それら
ＣＰＵにそれぞれ対応する複数のキャッシュメモリと、
このＣＰＵのアクセス権の調停を行う内部バス調停部
と、ＣＰＵをキャッシュメモリを介してバス調停部に接
続する内部バスとから構成されていることを特徴とす
る。また、演算処理部とレジスタとバッファとこれらの
動作を制御する制御部となどから構成された複数のＣＰ
Ｕと、それらＣＰＵにそれぞれ対応する複数のキャッシ
ュメモリと、ＣＰＵへ同時に同一のデータを転送し、そ
の処理結果を比較する内部バス調停部と、ＣＰＵをキャ
ッシュメモリを介してバス調停部に接続する内部バスと
から構成されていることを特徴とする。
【０００６】
【作用】１つのＭＰＵで複数の処理が複数のＣＰＵを用
いて同時に成される。そして、ＣＰＵそれぞれのキャッ
シュメモリは、繰り返しの処理を行うとき、ＣＰＵが外
部とアクセスしなくてもすむようにする。また、同一の
処理を同時に１つのＭＰＵ内の複数のＣＰＵで処理す
る。
いて同時に成される。そして、ＣＰＵそれぞれのキャッ
シュメモリは、繰り返しの処理を行うとき、ＣＰＵが外
部とアクセスしなくてもすむようにする。また、同一の
処理を同時に１つのＭＰＵ内の複数のＣＰＵで処理す
る。
【０００７】
【実施例】以下この発明の１実施例を図を参照して説明
する。図１は、この発明の１実施例であるＭＰＵの構成
を示す構成図である。同図において、１はこの発明のＭ
ＰＵ、２ａ，２ｂ，２ｃは演算処理部とレジスタとバッ
ファとこれらの動作を制御する制御部とを有するそれぞ
れ第１ＣＰＵ，第２ＣＰＵ，第ｎＣＰＵ、３ａ，３ｂ，
３ｃは第１ＣＰＵ２ａ，第２ＣＰＵ２ｂ，第ｎＣＰＵ２
ｃが用いるデータをキャッシングするそれぞれ第１キャ
ッシュ，第２キャッシュ，第ｎキャッシュ、４はＭＰＵ
１内部において第１ＣＰＵ２ａ，第２ＣＰＵ２ｂ，第ｎ
ＣＰＵ２ｃへのアクセス権の調停を行う内部バス調停
部、５はＭＰＵ１内部の内部バスであり、このように、
ＭＰＵ１は複数のＣＰＵより構成されているものであ
る。そして、６は実行するプログラムなどが格納されて
いるＭＰＵ１の主記憶部である。
する。図１は、この発明の１実施例であるＭＰＵの構成
を示す構成図である。同図において、１はこの発明のＭ
ＰＵ、２ａ，２ｂ，２ｃは演算処理部とレジスタとバッ
ファとこれらの動作を制御する制御部とを有するそれぞ
れ第１ＣＰＵ，第２ＣＰＵ，第ｎＣＰＵ、３ａ，３ｂ，
３ｃは第１ＣＰＵ２ａ，第２ＣＰＵ２ｂ，第ｎＣＰＵ２
ｃが用いるデータをキャッシングするそれぞれ第１キャ
ッシュ，第２キャッシュ，第ｎキャッシュ、４はＭＰＵ
１内部において第１ＣＰＵ２ａ，第２ＣＰＵ２ｂ，第ｎ
ＣＰＵ２ｃへのアクセス権の調停を行う内部バス調停
部、５はＭＰＵ１内部の内部バスであり、このように、
ＭＰＵ１は複数のＣＰＵより構成されているものであ
る。そして、６は実行するプログラムなどが格納されて
いるＭＰＵ１の主記憶部である。
【０００８】以下、このＭＰＵ１の動作について説明す
る。ＭＰＵ１が主記憶部６に格納されているプログラム
Ａ（命令コードＡ）を読み込んで実行するとき、まず、
第１ＣＰＵ２ａが第１キャッシュ３ａを介してこの命令
コードＡを取り込んで処理を開始する。命令コードＡを
取り込んでしまいこの処理が行われている最中は、内部
バス５は開いた状態となり、かつ、第２ＣＰＵ２ｂ・・
・第ｎＣＰＵ２ｃは何もしていない状態である。バス調
停部４は、この状態を認識すると、他に実行すべき命令
コードＢがある場合、この命令コードＢを第２ＣＰＵ２
ｂが取り込むことを許可する。このことにより、第２Ｃ
ＰＵ２ｂは命令コードＢを第２キャッシュ３ｂを介して
取り込んで処理を行う。
る。ＭＰＵ１が主記憶部６に格納されているプログラム
Ａ（命令コードＡ）を読み込んで実行するとき、まず、
第１ＣＰＵ２ａが第１キャッシュ３ａを介してこの命令
コードＡを取り込んで処理を開始する。命令コードＡを
取り込んでしまいこの処理が行われている最中は、内部
バス５は開いた状態となり、かつ、第２ＣＰＵ２ｂ・・
・第ｎＣＰＵ２ｃは何もしていない状態である。バス調
停部４は、この状態を認識すると、他に実行すべき命令
コードＢがある場合、この命令コードＢを第２ＣＰＵ２
ｂが取り込むことを許可する。このことにより、第２Ｃ
ＰＵ２ｂは命令コードＢを第２キャッシュ３ｂを介して
取り込んで処理を行う。
【０００９】このように、このＭＰＵ１では、異なるプ
ログラムの命令コードをそれぞれほぼ同時に処理するこ
とができる。また、例えば、第１ＣＰＵ２ａが処理を行
った命令コードＡを再び処理する場合、この命令コード
Ａは第１キャッシュ３ａにキャッシングされているの
で、主記憶部６より取り出す必用がなく、外部とのアク
セスを減少することができる。一方で、内部バス５は、
例えば、第１ＣＰＵ２ａが命令コードＡの処理によりま
たは終了により、所定のデータを主記憶部６に転送する
ときにも用いられる。従って、第１ＣＰＵ２ａ，第２Ｃ
ＰＵ２ｂ・・・第ｎＣＰＵ２ｃそれぞれの主記憶部６と
のアクセスが減少できれば、内部バス５の空いている時
間が多くなり、それだけ、主記憶部６へのアクセス待ち
時間が減少でき、空いている他のＣＰＵが新規に命令コ
ードを取り込むことが可能となり、ＭＰＵ１の処理能力
が向上する。
ログラムの命令コードをそれぞれほぼ同時に処理するこ
とができる。また、例えば、第１ＣＰＵ２ａが処理を行
った命令コードＡを再び処理する場合、この命令コード
Ａは第１キャッシュ３ａにキャッシングされているの
で、主記憶部６より取り出す必用がなく、外部とのアク
セスを減少することができる。一方で、内部バス５は、
例えば、第１ＣＰＵ２ａが命令コードＡの処理によりま
たは終了により、所定のデータを主記憶部６に転送する
ときにも用いられる。従って、第１ＣＰＵ２ａ，第２Ｃ
ＰＵ２ｂ・・・第ｎＣＰＵ２ｃそれぞれの主記憶部６と
のアクセスが減少できれば、内部バス５の空いている時
間が多くなり、それだけ、主記憶部６へのアクセス待ち
時間が減少でき、空いている他のＣＰＵが新規に命令コ
ードを取り込むことが可能となり、ＭＰＵ１の処理能力
が向上する。
【００１０】ところで、上記実施例では、異なるＣＰＵ
では異なる命令コードを実行するようにしたが、これに
限るものではない。バス調停部４が第１ＣＰＵ２ａ，第
２ＣＰＵ２ｂ・・・第ｎＣＰＵ２ｃに同一の命令コード
を処理させ、その演算結果を比較するようにすれば、処
理結果の信頼性の向上を図ることが可能となる。このよ
うに、バス調停部４が複数のＣＰＵに同一の命令コード
を処理させるようにすれば、上述した場合と異なり、命
令コードを１回しか実行しない場合には処理速度の向上
は望めないが、信頼性向上のため１つの命令コードを数
回繰り返して実行させる場合などは、複数回の命令コー
ドの実行を一度に行うことができるので、処理速度の向
上が図れる。
では異なる命令コードを実行するようにしたが、これに
限るものではない。バス調停部４が第１ＣＰＵ２ａ，第
２ＣＰＵ２ｂ・・・第ｎＣＰＵ２ｃに同一の命令コード
を処理させ、その演算結果を比較するようにすれば、処
理結果の信頼性の向上を図ることが可能となる。このよ
うに、バス調停部４が複数のＣＰＵに同一の命令コード
を処理させるようにすれば、上述した場合と異なり、命
令コードを１回しか実行しない場合には処理速度の向上
は望めないが、信頼性向上のため１つの命令コードを数
回繰り返して実行させる場合などは、複数回の命令コー
ドの実行を一度に行うことができるので、処理速度の向
上が図れる。
【００１１】
【発明の効果】以上説明したように、この発明によれ
ば、複数のＣＰＵとこれに対応するキャッシュを１つの
ＭＰＵ内にそろえるようにしたので、１つのＭＰＵで１
度に異なる複数の演算処理をすることが可能となり、Ｍ
ＰＵの処理速度を向上させるという効果を有する。ま
た、１つのＭＰＵ内に複数のＣＰＵを備え、これらで同
一のデータを処理するようにしたので、複数回同一の処
理を行わなくても、１回の処理で処理結果の信頼性の向
上を図ることが可能となり、やはり、ＭＰＵの処理速度
を向上させるという効果を有する。
ば、複数のＣＰＵとこれに対応するキャッシュを１つの
ＭＰＵ内にそろえるようにしたので、１つのＭＰＵで１
度に異なる複数の演算処理をすることが可能となり、Ｍ
ＰＵの処理速度を向上させるという効果を有する。ま
た、１つのＭＰＵ内に複数のＣＰＵを備え、これらで同
一のデータを処理するようにしたので、複数回同一の処
理を行わなくても、１回の処理で処理結果の信頼性の向
上を図ることが可能となり、やはり、ＭＰＵの処理速度
を向上させるという効果を有する。
【図１】この発明の１実施例であるＭＰＵの構成を示す
構成図である。
構成図である。
１ ＭＰＵ ２ａ 第１ＣＰＵ ２ｂ 第２ＣＰＵ ２ｃ 第ｎＣＰＵ ３ａ 第１キャッシュ ３ｂ 第２キャッシュ ３ｃ 第ｎキャッシュ ４ 内部バス調停部、 ５ 内部バス ６ 主記憶部
Claims (2)
- 【請求項１】 演算処理部とレジスタとバッファとこれ
らの動作を制御する制御部となどから構成された複数の
ＣＰＵと、 それらＣＰＵにそれぞれ対応する複数のキャッシュメモ
リと、 前記ＣＰＵのアクセス権の調停を行う内部バス調停部
と、 前記ＣＰＵを前記キャッシュメモリを介してバス調停部
に接続する内部バスとから構成されていることを特徴と
するＭＰＵ。 - 【請求項２】 演算処理部とレジスタとバッファとこれ
らの動作を制御する制御部となどから構成された複数の
ＣＰＵと、 それらＣＰＵにそれぞれ対応する複数のキャッシュメモ
リと、 前記ＣＰＵへ同時に同一のデータを転送し、その処理結
果を比較する内部バス調停部と、 前記ＣＰＵを前記キャッシュメモリを介してバス調停部
に接続する内部バスとから構成されていることを特徴と
するＭＰＵ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349277A JPH07200490A (ja) | 1993-12-28 | 1993-12-28 | Ｍｐｕ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5349277A JPH07200490A (ja) | 1993-12-28 | 1993-12-28 | Ｍｐｕ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07200490A true JPH07200490A (ja) | 1995-08-04 |
Family
ID=18402680
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5349277A Pending JPH07200490A (ja) | 1993-12-28 | 1993-12-28 | Ｍｐｕ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07200490A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5609305A (en) * | 1994-09-19 | 1997-03-11 | Vortec Corporation | Apparatus for providing an air curtain |
| US6043862A (en) * | 1997-07-02 | 2000-03-28 | Ishiyama; Yutaka | Wet-type plate-making machine for producing printing negatives |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4955249A (ja) * | 1972-09-29 | 1974-05-29 | ||
| JPS62152064A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS62210564A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | プロセツサ |
| JPS62221062A (ja) * | 1986-03-20 | 1987-09-29 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPH02244252A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | マルチプロセッサシステム |
| JPH03111962A (ja) * | 1989-09-26 | 1991-05-13 | Nec Corp | マルチプロセッサ・システム |
| JPH04343144A (ja) * | 1991-05-21 | 1992-11-30 | Nec Corp | マイクロプロセッサ |
-
1993
- 1993-12-28 JP JP5349277A patent/JPH07200490A/ja active Pending
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4955249A (ja) * | 1972-09-29 | 1974-05-29 | ||
| JPS62152064A (ja) * | 1985-12-26 | 1987-07-07 | Nec Corp | シングルチツプマイクロコンピユ−タ |
| JPS62210564A (ja) * | 1986-03-12 | 1987-09-16 | Hitachi Ltd | プロセツサ |
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| JPH02244252A (ja) * | 1989-03-17 | 1990-09-28 | Hitachi Ltd | マルチプロセッサシステム |
| JPH03111962A (ja) * | 1989-09-26 | 1991-05-13 | Nec Corp | マルチプロセッサ・システム |
| JPH04343144A (ja) * | 1991-05-21 | 1992-11-30 | Nec Corp | マイクロプロセッサ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5609305A (en) * | 1994-09-19 | 1997-03-11 | Vortec Corporation | Apparatus for providing an air curtain |
| US6043862A (en) * | 1997-07-02 | 2000-03-28 | Ishiyama; Yutaka | Wet-type plate-making machine for producing printing negatives |
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